JPH0773665A - 半導体メモリ装置の試験方法 - Google Patents
半導体メモリ装置の試験方法Info
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- JPH0773665A JPH0773665A JP5171178A JP17117893A JPH0773665A JP H0773665 A JPH0773665 A JP H0773665A JP 5171178 A JP5171178 A JP 5171178A JP 17117893 A JP17117893 A JP 17117893A JP H0773665 A JPH0773665 A JP H0773665A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000010998 test method Methods 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims abstract description 15
- 238000012360 testing method Methods 0.000 abstract description 30
- 239000002131 composite material Substances 0.000 abstract description 6
- 230000007547 defect Effects 0.000 abstract description 5
- 238000003491 array Methods 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 複合的な試験に要する時間を短縮する。
【構成】 ＤＲＡＭに通常サイクルでチェッカボードパ
ターンを書込む（ステップ１１）。ＤＲＡＭをページモ
ードとし、ＲＡＳ信号の最大時間幅内でロウ側に１０２
４ビットマーチングを、リフレッシュ時間とＲＡＳ信号
の最大時間幅との除算値分繰返し行う（ステップ１２〜
１４）。その除算値分処理を行った後に１０２４ビット
リフレッシュを行う（ステップ１５）。上記処理をＤＲ
ＡＭの全ワード数だけ繰返し行う（ステップ１２〜１
７）。ＤＲＡＭの内容を読出して期待値と比較する（ス
テップ１８）。チェッカボードパターンの初期値を逆に
して、上記のステップ１１〜１８の処理を実行する（ス
テップ１９）。
ターンを書込む（ステップ１１）。ＤＲＡＭをページモ
ードとし、ＲＡＳ信号の最大時間幅内でロウ側に１０２
４ビットマーチングを、リフレッシュ時間とＲＡＳ信号
の最大時間幅との除算値分繰返し行う（ステップ１２〜
１４）。その除算値分処理を行った後に１０２４ビット
リフレッシュを行う（ステップ１５）。上記処理をＤＲ
ＡＭの全ワード数だけ繰返し行う（ステップ１２〜１
７）。ＤＲＡＭの内容を読出して期待値と比較する（ス
テップ１８）。チェッカボードパターンの初期値を逆に
して、上記のステップ１１〜１８の処理を実行する（ス
テップ１９）。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置の試験
方法に関し、特にページモードを有するダイナミックラ
ンダムアクセスメモリの試験方法に関する。
方法に関し、特にページモードを有するダイナミックラ
ンダムアクセスメモリの試験方法に関する。
【０００２】
【従来の技術】従来、この種の半導体メモリ装置の試験
方法としては、図５に示すように、マーチングパターン
と呼ばれる試験パターンによって、主にアドレスデコー
ダ系の不良の検出を目的として行う方法がある。
方法としては、図５に示すように、マーチングパターン
と呼ばれる試験パターンによって、主にアドレスデコー
ダ系の不良の検出を目的として行う方法がある。
【０００３】すなわち、マーチングパターンにおいて
は、まず、０番地（Ａ＝０）にデータ“０”を書込み
（図５ステップ２１，２２）、次にアドレスを１つイン
クリメントし（Ａ＝Ａ＋１）、１番地にデータ“０”を
書込む（図５ステップ２４，２２）。この処理動作をア
ドレスが最終番地（Ａ＝Ｎ）になるまで繰返し行う（図
５ステップ２２〜２４）。
は、まず、０番地（Ａ＝０）にデータ“０”を書込み
（図５ステップ２１，２２）、次にアドレスを１つイン
クリメントし（Ａ＝Ａ＋１）、１番地にデータ“０”を
書込む（図５ステップ２４，２２）。この処理動作をア
ドレスが最終番地（Ａ＝Ｎ）になるまで繰返し行う（図
５ステップ２２〜２４）。
【０００４】この後に、０番地（Ａ＝０）に戻り、上記
処理で書込まれたデータ“０”を読出し（図５ステップ
２５，２６）、続いてその０番地にデータ“１”を書込
む（図５ステップ２７）。
処理で書込まれたデータ“０”を読出し（図５ステップ
２５，２６）、続いてその０番地にデータ“１”を書込
む（図５ステップ２７）。
【０００５】これらデータ“０”の読出し及びデータ
“１”の書込みという処理を、アドレスを１つずつイン
クリメント（Ａ＝Ａ＋１）しながら実行する。この処理
動作をアドレスが最終番地（Ａ＝Ｎ）になるまで繰返し
行う（図５ステップ２６〜２９）。
“１”の書込みという処理を、アドレスを１つずつイン
クリメント（Ａ＝Ａ＋１）しながら実行する。この処理
動作をアドレスが最終番地（Ａ＝Ｎ）になるまで繰返し
行う（図５ステップ２６〜２９）。
【０００６】最終番地（Ａ＝Ｎ）へのデータ“１”の書
込みが終了すると、上記処理で最終番地（Ａ＝Ｎ）に書
込まれたデータ“１”を読出し（図５ステップ３０）、
続いてその最終番地にデータ“０”を書込む（図５ステ
ップ３１）。
込みが終了すると、上記処理で最終番地（Ａ＝Ｎ）に書
込まれたデータ“１”を読出し（図５ステップ３０）、
続いてその最終番地にデータ“０”を書込む（図５ステ
ップ３１）。
【０００７】これらデータ“１”の読出し及びデータ
“０”の書込みという処理を、アドレスを１つずつデク
リメント（Ａ＝Ａ−１）しながら実行する。この処理動
作をアドレスが０番地（Ａ＝０）になるまで繰返し行う
（図５ステップ３０〜３３）。
“０”の書込みという処理を、アドレスを１つずつデク
リメント（Ａ＝Ａ−１）しながら実行する。この処理動
作をアドレスが０番地（Ａ＝０）になるまで繰返し行う
（図５ステップ３０〜３３）。
【０００８】上述した処理動作によって、すなわちデー
タ“０”及びデータ“１”の書込み読出しによって半導
体メモリ装置の試験を行っている。この種の試験は、図
２に示すような入出力４ビット系の構成をもつダイナミ
ックランダムアクセスメモリ（以下ＤＲＡＭとする）に
対して、主にアドレスデコーダ系の不良の検出を目的と
して行われている。
タ“０”及びデータ“１”の書込み読出しによって半導
体メモリ装置の試験を行っている。この種の試験は、図
２に示すような入出力４ビット系の構成をもつダイナミ
ックランダムアクセスメモリ（以下ＤＲＡＭとする）に
対して、主にアドレスデコーダ系の不良の検出を目的と
して行われている。
【０００９】また、上記の技術以外にも、半導体メモリ
装置の全アドレスに“００００”，“１１１１”，“１
０１０”，“０１０１”を順に書込んだ後に、それに対
する読出し動作によって入出力バス線（Ｉ／Ｏバス線）
間のショートを検出する技術がある。この技術に関して
は特開平１−１８４７９９号公報に開示されている。
装置の全アドレスに“００００”，“１１１１”，“１
０１０”，“０１０１”を順に書込んだ後に、それに対
する読出し動作によって入出力バス線（Ｉ／Ｏバス線）
間のショートを検出する技術がある。この技術に関して
は特開平１−１８４７９９号公報に開示されている。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置の試験方法では、マーチングパターンによっ
て試験を行う場合、半導体メモリ装置のアドレス系の欠
陥の検出のみにとどまっている。
メモリ装置の試験方法では、マーチングパターンによっ
て試験を行う場合、半導体メモリ装置のアドレス系の欠
陥の検出のみにとどまっている。
【００１１】また、半導体メモリ装置の全アドレスに
“００００”，“１１１１”，“１０１０”，“０１０
１”を書込んだ後にそれを読出して試験を行う場合、入
出力バス線間のショートの検出のみにとどまっている。
そのため、アドレス系の欠陥の検出や入出力バス線間の
ショートの検出等の試験からなる複合的な試験を行うに
は夫々の試験のための時間が必要となり、多大な試験時
間を要するという問題がある。
“００００”，“１１１１”，“１０１０”，“０１０
１”を書込んだ後にそれを読出して試験を行う場合、入
出力バス線間のショートの検出のみにとどまっている。
そのため、アドレス系の欠陥の検出や入出力バス線間の
ショートの検出等の試験からなる複合的な試験を行うに
は夫々の試験のための時間が必要となり、多大な試験時
間を要するという問題がある。
【００１２】そこで、本発明の目的は上記問題点を解消
し、複合的な試験に要する時間を短縮することができる
半導体メモリ装置の試験方法を提供することにある。
し、複合的な試験に要する時間を短縮することができる
半導体メモリ装置の試験方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明による半導体メモ
リ装置の試験方法は、リフレッシュ動作を必要とする半
導体メモリ装置の試験方法であって、予め設定された所
定パターンを前記半導体メモリ装置に書込む第１のステ
ップと、前記半導体メモリ装置のページモード時のＲＡ
Ｓの最大時間幅内でカラムアドレス毎のすべてのロウア
ドレスを示すページ単位に前記半導体メモリ装置の格納
値の読出しと前記格納値の反転値の書込みとを行う第２
のステップとからなっている。
リ装置の試験方法は、リフレッシュ動作を必要とする半
導体メモリ装置の試験方法であって、予め設定された所
定パターンを前記半導体メモリ装置に書込む第１のステ
ップと、前記半導体メモリ装置のページモード時のＲＡ
Ｓの最大時間幅内でカラムアドレス毎のすべてのロウア
ドレスを示すページ単位に前記半導体メモリ装置の格納
値の読出しと前記格納値の反転値の書込みとを行う第２
のステップとからなっている。
【００１４】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１５】図１は本発明の一実施例の動作を示すフロ
ーチャートであり、図２は本発明の一実施例の試験対象
であるＤＲＡＭの構成例を示す図であり、図３は本発明
の一実施例の動作を示すタイムチャートである。これら
図１〜図３を用いて本発明の一実施例による試験方法に
ついて説明する。
ーチャートであり、図２は本発明の一実施例の試験対象
であるＤＲＡＭの構成例を示す図であり、図３は本発明
の一実施例の動作を示すタイムチャートである。これら
図１〜図３を用いて本発明の一実施例による試験方法に
ついて説明する。
【００１６】以下、図２に示す４ビットデータ幅の４Ｍ
（メガビット）ＤＲＡＭに対する試験について説明す
る。尚、４ＭＤＲＡＭは、図２に示すように、セルアレ
イ１−１〜１−４と、ロウデコーダ２と、カラムデコー
ダ３−１〜３−４と、センスアンプ／選択スイッチ４−
１〜４−４と、読出し書込み回路５とから構成されてお
り、ロウアドレス及びカラムアドレスは夫々１０２４で
ある。
（メガビット）ＤＲＡＭに対する試験について説明す
る。尚、４ＭＤＲＡＭは、図２に示すように、セルアレ
イ１−１〜１−４と、ロウデコーダ２と、カラムデコー
ダ３−１〜３−４と、センスアンプ／選択スイッチ４−
１〜４−４と、読出し書込み回路５とから構成されてお
り、ロウアドレス及びカラムアドレスは夫々１０２４で
ある。
【００１７】まず、４ＭＤＲＡＭに通常サイクルで、初
期値を“０１０１”とするチェッカボードパターンを書
込む（図１ステップ１１）。ここで、チェッカボードパ
ターンとは、例えば偶数番地に“０１０１”を書込んだ
とすると、奇数番地には“１０１０”を書込んで“０”
と“１”とが格子状に並ぶようにしたパターンのことで
ある。
期値を“０１０１”とするチェッカボードパターンを書
込む（図１ステップ１１）。ここで、チェッカボードパ
ターンとは、例えば偶数番地に“０１０１”を書込んだ
とすると、奇数番地には“１０１０”を書込んで“０”
と“１”とが格子状に並ぶようにしたパターンのことで
ある。
【００１８】次に、４ＭＤＲＡＭをページモードとし、
そのときのＲＡＳ信号の最大時間幅ｔRASP＝１２５μｓ
内で、ロウ側に１０２４ビットマーチングを行う（図１
ステップ１２）（図３参照）。これを４ＭＤＲＡＭのリ
フレッシュ時間とＲＡＳ信号の最大時間幅との除算値分
行う（図１ステップ１２〜１４）。
そのときのＲＡＳ信号の最大時間幅ｔRASP＝１２５μｓ
内で、ロウ側に１０２４ビットマーチングを行う（図１
ステップ１２）（図３参照）。これを４ＭＤＲＡＭのリ
フレッシュ時間とＲＡＳ信号の最大時間幅との除算値分
行う（図１ステップ１２〜１４）。
【００１９】この場合、４ＭＤＲＡＭのリフレッシュ時
間をｔREF ＝１６ｍｓとすると、ＲＡＳ信号の最大時間
幅がｔRASP＝１２５μｓなので、１０２４ビットマーチ
ングを行うワード数Ｘは、 Ｘ＝（ｔREF ／ｔRASP）×ｎ ＝（１６ｍｓ／１２５μｓ）×ｎ ＝１２８ｎワード となる。尚、ｎは何回目の処理かを示す値であり、この
ときは１回目の処理なのでｎ＝１である。よって、４Ｍ
ＤＲＡＭの１２８ワード分だけＲＡＳ信号の最大時間幅
内で、ロウ側に対する１０２４ビットマーチングを繰返
し行う。
間をｔREF ＝１６ｍｓとすると、ＲＡＳ信号の最大時間
幅がｔRASP＝１２５μｓなので、１０２４ビットマーチ
ングを行うワード数Ｘは、 Ｘ＝（ｔREF ／ｔRASP）×ｎ ＝（１６ｍｓ／１２５μｓ）×ｎ ＝１２８ｎワード となる。尚、ｎは何回目の処理かを示す値であり、この
ときは１回目の処理なのでｎ＝１である。よって、４Ｍ
ＤＲＡＭの１２８ワード分だけＲＡＳ信号の最大時間幅
内で、ロウ側に対する１０２４ビットマーチングを繰返
し行う。
【００２０】４ＭＤＲＡＭのワード数は１０２４ワード
あるので、上記処理を１２８ワード分行った後に１０２
４ビットリフレッシュを行う（図１ステップ１５）。そ
の後に、上記処理を４ＭＤＲＡＭの全ワード数だけ繰返
し行う（図１ステップ１２〜１７）。この場合、ｎ＝１
０２４／１２８＝８となり、残り７回分だけ繰返し実行
する。
あるので、上記処理を１２８ワード分行った後に１０２
４ビットリフレッシュを行う（図１ステップ１５）。そ
の後に、上記処理を４ＭＤＲＡＭの全ワード数だけ繰返
し行う（図１ステップ１２〜１７）。この場合、ｎ＝１
０２４／１２８＝８となり、残り７回分だけ繰返し実行
する。
【００２１】上記処理が４ＭＤＲＡＭの全ワード数だけ
行われると、４ＭＤＲＡＭの内容は初期値を“０１０
１”とするチェッカボードパターンとは逆の値のチェッ
カボードパターンとなっているはずである。そこで、４
ＭＤＲＡＭの内容を読出して期待値、つまり初期値を
“１０１０”とするチェッカボードパターンと比較する
（図１ステップ１８）。
行われると、４ＭＤＲＡＭの内容は初期値を“０１０
１”とするチェッカボードパターンとは逆の値のチェッ
カボードパターンとなっているはずである。そこで、４
ＭＤＲＡＭの内容を読出して期待値、つまり初期値を
“１０１０”とするチェッカボードパターンと比較する
（図１ステップ１８）。
【００２２】この比較処理を行った後に、チェッカボー
ドパターンの初期値をステップ１１の場合とは逆にし
て、すなわち、初期値を“１０１０”とするチェッカボ
ードパターンを４ＭＤＲＡＭに通常サイクルで書込んで
上記のステップ１２〜１８の処理を実行し（図１ステッ
プ１９）、試験動作を終了する。上記の処理において、
４ＭＤＲＡＭの仕様書の値によってはリフレッシュ動作
は必要なくなる。
ドパターンの初期値をステップ１１の場合とは逆にし
て、すなわち、初期値を“１０１０”とするチェッカボ
ードパターンを４ＭＤＲＡＭに通常サイクルで書込んで
上記のステップ１２〜１８の処理を実行し（図１ステッ
プ１９）、試験動作を終了する。上記の処理において、
４ＭＤＲＡＭの仕様書の値によってはリフレッシュ動作
は必要なくなる。
【００２３】したがって、ページモードでの１０２４ビ
ットマーチングによるアドレス系不良モードの検出、ペ
ージファンクションによるワード線のロングファンクシ
ョンの不良モードの検出、Ｉ／Ｏバス間のショートの不
良モードの検出を行うことができる。
ットマーチングによるアドレス系不良モードの検出、ペ
ージファンクションによるワード線のロングファンクシ
ョンの不良モードの検出、Ｉ／Ｏバス間のショートの不
良モードの検出を行うことができる。
【００２４】また、高温時に上記試験処理を行うことに
よって、リフレッシュ時間ｔREF の不良モードも検出す
ることができる。さらに、チェッカボードパターンを用
いることによって、メモリセル１−１〜１−４間のリー
クも検出可能となる。
よって、リフレッシュ時間ｔREF の不良モードも検出す
ることができる。さらに、チェッカボードパターンを用
いることによって、メモリセル１−１〜１−４間のリー
クも検出可能となる。
【００２５】例えば、ＲＡＳアクセス時間を８０ｎｓと
すると、従来の技術のように個別に試験を行う場合、夫
々の試験時間は、 マーチングパターン時間＝５×１０４８５７６ビット×
１６０ｎｓ＝０．８４ｓ ホールド時間＝４×１０４８５７６ビット×１６０ｎｓ
＋１６ｍｓ×２＝０．７０ｓ ページファンクション時間＝４×（１０２４ワード×１
２５μｓ＋１０２４ワード×１０２４×１６０ｎｓ）＝
１．１８ｓ Ｉ／Ｏバスショートチェック＝４×１０４８５７６ビッ
ト×１６０ｎｓ＝０．６７ｓ となる。よって、これらの合計時間（＝０．８４ｓ＋
０．７０ｓ＋１．１８ｓ＋０．６７ｓ＝３．３９ｓ）が
複合的な試験に要する時間となる。
すると、従来の技術のように個別に試験を行う場合、夫
々の試験時間は、 マーチングパターン時間＝５×１０４８５７６ビット×
１６０ｎｓ＝０．８４ｓ ホールド時間＝４×１０４８５７６ビット×１６０ｎｓ
＋１６ｍｓ×２＝０．７０ｓ ページファンクション時間＝４×（１０２４ワード×１
２５μｓ＋１０２４ワード×１０２４×１６０ｎｓ）＝
１．１８ｓ Ｉ／Ｏバスショートチェック＝４×１０４８５７６ビッ
ト×１６０ｎｓ＝０．６７ｓ となる。よって、これらの合計時間（＝０．８４ｓ＋
０．７０ｓ＋１．１８ｓ＋０．６７ｓ＝３．３９ｓ）が
複合的な試験に要する時間となる。
【００２６】一方、本発明による各処理動作時間は、 チェッカボードパターンの書込み読出し時間＝４×１０
４８５７６ビット×１６０ｎｓ＝０．６７ｓ ページモードのマーチング時間＝２×１０２４×１２５
μｓ＝０．２５６ｓ リフレッシュ時間＝２×８×１０２４×１６０ｎｓ＝
０．００２ｓ となる。よって、本発明の試験時間はこれらの合計時間
（０．６７＋０．２５６ｓ＋０．００２ｓ＝０．９２８
ｓ）となり、この試験時間は従来の試験時間の２７．３
％（０．９２８／３．３９＝０．２７３）で済む。
４８５７６ビット×１６０ｎｓ＝０．６７ｓ ページモードのマーチング時間＝２×１０２４×１２５
μｓ＝０．２５６ｓ リフレッシュ時間＝２×８×１０２４×１６０ｎｓ＝
０．００２ｓ となる。よって、本発明の試験時間はこれらの合計時間
（０．６７＋０．２５６ｓ＋０．００２ｓ＝０．９２８
ｓ）となり、この試験時間は従来の試験時間の２７．３
％（０．９２８／３．３９＝０．２７３）で済む。
【００２７】図４は本発明の一実施例の試験対象である
ＤＲＡＭの他の構成例を示す図である。図においては８
ビットデータ幅のＤＲＡＭを示しており、セルアレイ６
−１〜６−８と、ロウデコーダ７と、カラムデコーダ８
−１〜８−８と、センスアンプ／選択スイッチ９−１〜
９−８と、読出し書込み回路１０−１，１０−２とから
構成されている。この場合、ロウアドレスは５１２であ
り、カラムアドレスは１０２４である。
ＤＲＡＭの他の構成例を示す図である。図においては８
ビットデータ幅のＤＲＡＭを示しており、セルアレイ６
−１〜６−８と、ロウデコーダ７と、カラムデコーダ８
−１〜８−８と、センスアンプ／選択スイッチ９−１〜
９−８と、読出し書込み回路１０−１，１０−２とから
構成されている。この場合、ロウアドレスは５１２であ
り、カラムアドレスは１０２４である。
【００２８】まず、ＤＲＡＭに通常サイクルで、初期値
を“０１０１０１０１”とするチェッカボードパターン
を書込む。この後に、ＤＲＡＭをページモードとし、そ
のときのＲＡＳ信号の最大時間幅ｔRASP＝１２５μｓ内
で、ロウ側に５１２ビットマーチングを行う。
を“０１０１０１０１”とするチェッカボードパターン
を書込む。この後に、ＤＲＡＭをページモードとし、そ
のときのＲＡＳ信号の最大時間幅ｔRASP＝１２５μｓ内
で、ロウ側に５１２ビットマーチングを行う。
【００２９】この処理をＤＲＡＭのリフレッシュ時間と
ＲＡＳ信号の最大時間幅との除算値分行う。この場合、
ＤＲＡＭのリフレッシュ時間をｔREF ＝１６ｍｓとする
と、ＲＡＳ信号の最大時間幅がｔRASP＝１２５μｓなの
で、５１２ビットマーチングを行うワード数Ｘは１２８
ワードとなる。よって、ＤＲＡＭの１２８ワード分だけ
ＲＡＳ信号の最大時間幅内で、ロウ側に対する５１２ビ
ットマーチングを繰返し行う。
ＲＡＳ信号の最大時間幅との除算値分行う。この場合、
ＤＲＡＭのリフレッシュ時間をｔREF ＝１６ｍｓとする
と、ＲＡＳ信号の最大時間幅がｔRASP＝１２５μｓなの
で、５１２ビットマーチングを行うワード数Ｘは１２８
ワードとなる。よって、ＤＲＡＭの１２８ワード分だけ
ＲＡＳ信号の最大時間幅内で、ロウ側に対する５１２ビ
ットマーチングを繰返し行う。
【００３０】ＤＲＡＭのワード数は１０２４ワードある
ので、上記処理を１２８ワード分行った後に１０２４ビ
ットリフレッシュを行う。その後に、上記処理をＤＲＡ
Ｍの全ワード数だけ繰返し行う。この場合、上記処理を
残り７回分だけ繰返し実行する。
ので、上記処理を１２８ワード分行った後に１０２４ビ
ットリフレッシュを行う。その後に、上記処理をＤＲＡ
Ｍの全ワード数だけ繰返し行う。この場合、上記処理を
残り７回分だけ繰返し実行する。
【００３１】上記処理がＤＲＡＭの全ワード数だけ行わ
れると、ＤＲＡＭの内容は初期値を“０１０１０１０
１”とするチェッカボードパターンとは逆の値のチェッ
カボードパターンとなっているはずである。そこで、Ｄ
ＲＡＭの内容を読出して期待値、つまり初期値を“１０
１０１０１０”とするチェッカボードパターンと比較す
る。
れると、ＤＲＡＭの内容は初期値を“０１０１０１０
１”とするチェッカボードパターンとは逆の値のチェッ
カボードパターンとなっているはずである。そこで、Ｄ
ＲＡＭの内容を読出して期待値、つまり初期値を“１０
１０１０１０”とするチェッカボードパターンと比較す
る。
【００３２】この比較処理を行った後に、チェッカボー
ドパターンの初期値をステップ１１の場合とは逆にし
て、すなわち、初期値を“１０１０１０１０”とするチ
ェッカボードパターンをＤＲＡＭに通常サイクルで書込
んで上記処理を実行し、試験動作を終了する。
ドパターンの初期値をステップ１１の場合とは逆にし
て、すなわち、初期値を“１０１０１０１０”とするチ
ェッカボードパターンをＤＲＡＭに通常サイクルで書込
んで上記処理を実行し、試験動作を終了する。
【００３３】このように、リフレッシュ動作を必要とす
るＤＲＡＭに予め設定されたチェッカボードパターンを
書込み、このＤＲＡＭのページモード時のＲＡＳの最大
時間幅内でページ単位にＤＲＡＭの格納値の読出しと格
納値の反転値の書込みとを行うようにすることによっ
て、アドレス系不良モードの検出やワード線のロングフ
ァンクションの不良モードの検出、及びＩ／Ｏバス間の
ショートの不良モードの検出やリフレッシュ時間ｔREF
の不良モードの検出などのＤＲＡＭに対する複合的な試
験に要する時間を短縮することができる。
るＤＲＡＭに予め設定されたチェッカボードパターンを
書込み、このＤＲＡＭのページモード時のＲＡＳの最大
時間幅内でページ単位にＤＲＡＭの格納値の読出しと格
納値の反転値の書込みとを行うようにすることによっ
て、アドレス系不良モードの検出やワード線のロングフ
ァンクションの不良モードの検出、及びＩ／Ｏバス間の
ショートの不良モードの検出やリフレッシュ時間ｔREF
の不良モードの検出などのＤＲＡＭに対する複合的な試
験に要する時間を短縮することができる。
【００３４】
【発明の効果】以上説明したように本発明によれば、リ
フレッシュ動作を必要とする半導体メモリ装置に予め設
定された所定パターンを書込み、この半導体メモリ装置
のページモード時のＲＡＳの最大時間幅内でページ単位
に半導体メモリ装置の格納値の読出しと格納値の反転値
の書込みとを行うことによって、複合的な試験に要する
時間を短縮することができるという効果がある。
フレッシュ動作を必要とする半導体メモリ装置に予め設
定された所定パターンを書込み、この半導体メモリ装置
のページモード時のＲＡＳの最大時間幅内でページ単位
に半導体メモリ装置の格納値の読出しと格納値の反転値
の書込みとを行うことによって、複合的な試験に要する
時間を短縮することができるという効果がある。
【図１】本発明の一実施例の動作を示すフローチャート
である。
である。
【図２】本発明の一実施例の試験対象であるＤＲＡＭの
構成例を示す図である。
構成例を示す図である。
【図３】本発明の一実施例の動作を示すタイムチャート
である。
である。
【図４】本発明の一実施例の試験対象であるＤＲＡＭの
他の構成例を示す図である。
他の構成例を示す図である。
【図５】従来例の動作を示すフローチャートである。
１−１〜１−４，６−１〜６−８ セルアレイ ２，７ ロウデコーダ ３−１〜３−４，８−１〜８−８ カラムデコーダ ５，１０−１，１０−２ 読出し書込み回路
Claims (3)
- 【請求項１】 リフレッシュ動作を必要とする半導体メ
モリ装置の試験方法であって、予め設定された所定パタ
ーンを前記半導体メモリ装置に書込む第１のステップ
と、前記半導体メモリ装置のページモード時のＲＡＳの
最大時間幅内でカラムアドレス毎のすべてのロウアドレ
スを示すページ単位に前記半導体メモリ装置の格納値の
読出しと前記格納値の反転値の書込みとを行う第２のス
テップとからなることを特徴とする試験方法。 - 【請求項２】 前記半導体メモリ装置のリフレッシュ時
間と前記最大時間幅との除算値が前記半導体メモリ装置
のワード数よりも小さいときに前記半導体メモリ装置に
対してリフレッシュ動作を行う第３のステップを含むこ
とを特徴とする請求項１記載の試験方法。 - 【請求項３】 前記第２のステップ終了後に、前記半導
体メモリ装置から読出した値が前記所定パターンの値を
反転した値か否かを判定する第４のステップを含むこと
を特徴とする請求項１または請求項２記載の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171178A JPH0773665A (ja) | 1993-06-16 | 1993-06-16 | 半導体メモリ装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171178A JPH0773665A (ja) | 1993-06-16 | 1993-06-16 | 半導体メモリ装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773665A true JPH0773665A (ja) | 1995-03-17 |
Family
ID=15918452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5171178A Pending JPH0773665A (ja) | 1993-06-16 | 1993-06-16 | 半導体メモリ装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7966531B2 (en) | 2005-11-14 | 2011-06-21 | Mitsubishi Electric Corporation | Memory diagnosis apparatus |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5651073A (en) * | 1979-10-03 | 1981-05-08 | Nippon Telegr & Teleph Corp <Ntt> | Memory unit |
| JPS62268000A (ja) * | 1986-05-16 | 1987-11-20 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置の検査方法 |
| JPS63148498A (ja) * | 1986-12-10 | 1988-06-21 | Advantest Corp | 自己診断機能を具備した記憶装置 |
| JPH01290186A (ja) * | 1988-05-16 | 1989-11-22 | Fujitsu Ltd | メモリのアクセス方式 |
| JPH02247900A (ja) * | 1989-03-20 | 1990-10-03 | Hitachi Ltd | 半導体メモリの試験方法 |
| JPH04146586A (ja) * | 1990-10-05 | 1992-05-20 | Nec Corp | Ｆｉｆｏメモリ |
-
1993
- 1993-06-16 JP JP5171178A patent/JPH0773665A/ja active Pending
Patent Citations (6)
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