JPH04146586A - Ｆｉｆｏメモリ - Google Patents
ＦｉｆｏメモリInfo
- Publication number
- JPH04146586A JPH04146586A JP2268952A JP26895290A JPH04146586A JP H04146586 A JPH04146586 A JP H04146586A JP 2268952 A JP2268952 A JP 2268952A JP 26895290 A JP26895290 A JP 26895290A JP H04146586 A JPH04146586 A JP H04146586A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- signal
- write
- circuit
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 9
- 230000002401 inhibitory effect Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 2
- 101000595554 Homo sapiens TIR domain-containing adapter molecule 2 Proteins 0.000 description 1
- 102100036074 TIR domain-containing adapter molecule 2 Human genes 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＩ” Ｉ Ｆ Ｏメモリに関し、特にＤ Ｂ、
Ａ Ｍセルで構成されリフレッシュ回路を有するＦＩ
ＦＯメそりに関する。
Ａ Ｍセルで構成されリフレッシュ回路を有するＦＩ
ＦＯメそりに関する。
従来のこの種のＦＩＦＯメモリの一例を第４図に示す。
ＤＲＡＭセルアレイ１は、ライト制御信号ＷＣ。
リフしッシュ制御信号ＲＦＣ，リート制御色バーＲ１Ｃ
に従ってデータの書込み、リフレッシ１．読出しを行う
。
に従ってデータの書込み、リフレッシ１．読出しを行う
。
ライ■・データレジスタ２は、ＤＲＡＭセルアレイ１の
みでは高速なデータ入力が不可能なため、一定ワード数
（例えば１２８ヴ−ド）をまず保持し、ライトデータで
満たされるとＤＲＡＭセルアレイ１へ４活転送（ライト
転送）することで高速なデータ入力を実現するために存
在する。
みでは高速なデータ入力が不可能なため、一定ワード数
（例えば１２８ヴ−ド）をまず保持し、ライトデータで
満たされるとＤＲＡＭセルアレイ１へ４活転送（ライト
転送）することで高速なデータ入力を実現するために存
在する。
ライト制御回路４は、ライトデータを４活転送する毎に
ワードアト１／スを順次切換え、全ワードアドレスに書
込み終えるとまた最初のワードアドレスからライト転送
を繰り返す。
ワードアト１／スを順次切換え、全ワードアドレスに書
込み終えるとまた最初のワードアドレスからライト転送
を繰り返す。
これら動作は制御信号ＣＫに同期１〜で行なわれる。リ
ード転送に関しても同様に行なわれる。
ード転送に関しても同様に行なわれる。
リフレッシュタイマ７は、発振回路６の出力信号から一
定間隔で発生するリフレッシュ要求信号ＲＦＲを出力す
る。
定間隔で発生するリフレッシュ要求信号ＲＦＲを出力す
る。
リフレッシュ制御回路ｇ〒砿リフレッシ１）タイ−マフ
からのリフレッシュ要求信号ＲＦＲにより一定間隔てＤ
ＲＡＭセルアト・イ１のワードアドレスを順次切換えな
がらりフレック１．を行う（セルフリフレッシュ）６ なお、ＤＲＡＭセルアレイｌは、ライト転送。
からのリフレッシュ要求信号ＲＦＲにより一定間隔てＤ
ＲＡＭセルアト・イ１のワードアドレスを順次切換えな
がらりフレック１．を行う（セルフリフレッシュ）６ なお、ＤＲＡＭセルアレイｌは、ライト転送。
リード転送、リフレッシュのいずれか１つしか実行でき
ないため、内部にアービタな持ちこれらのいずれか１つ
を順次実行する。またライト転送。
ないため、内部にアービタな持ちこれらのいずれか１つ
を順次実行する。またライト転送。
リード転送、リフレッシュの内容は、１つのワードアド
レスを選択し、センス増幅器を活性化させる、という動
作は同じであり、はぼ同じ動作電流を要する。
レスを選択し、センス増幅器を活性化させる、という動
作は同じであり、はぼ同じ動作電流を要する。
この従来のＦＩＦＯメモリは、リフレッシュ制御回路８
により自動的にリフレッシュが実行されるが、ライト転
送、リード転送の頻度によらず一定周期でリフレッシュ
が行なわれる構成となっているので、制御信号ＣＫの周
期が短かくなり、ライト転送、リード転送の周期がリフ
レッシュの周期より小さくなってリフレッシュの必要が
ない場合でもリフレッシュを実行するため、無駄の動作
電流が発生するという問題点があった。４Ｍピッ）・の
ＤＲＡＭのセルのデータホールド時間は１６ｍ５になっ
ており、ライト転送、リード転送が一巡する時間がこれ
より短かくなるとリフレッシュの必要がなくなる。
により自動的にリフレッシュが実行されるが、ライト転
送、リード転送の頻度によらず一定周期でリフレッシュ
が行なわれる構成となっているので、制御信号ＣＫの周
期が短かくなり、ライト転送、リード転送の周期がリフ
レッシュの周期より小さくなってリフレッシュの必要が
ない場合でもリフレッシュを実行するため、無駄の動作
電流が発生するという問題点があった。４Ｍピッ）・の
ＤＲＡＭのセルのデータホールド時間は１６ｍ５になっ
ており、ライト転送、リード転送が一巡する時間がこれ
より短かくなるとリフレッシュの必要がなくなる。
本発明の目的は、ライト転送、リード転送の周期が短く
なりリフレッシュの必要がない場合にはリフレッシュ動
作を停止し無駄な動作電流をはぶくことができるＦＩＦ
Ｏメモリを提供することにある。
なりリフレッシュの必要がない場合にはリフレッシュ動
作を停止し無駄な動作電流をはぶくことができるＦＩＦ
Ｏメモリを提供することにある。
本発明のＦＩＦＯメそりは、ライト制御信号。
リード制御信号、及びリフレッシュ制御信号に従って供
給されたライトデータの記憶、記憶しているデータの読
出し、及び記憶しているデータのリフレッシュを行うＦ
ＩＦＯｕのメモリセルアレイと、外部からのライトデー
タな一時保持し前記メモリセルアレイへ供給するライト
データレジスタと、制御信号に従って前記ライトチ：→
７制御信号を発生するライト制御回路と、前記メモリセ
ルアレイから読出されたデータを一時保持し外部へ出力
するリードデータレジスタと、前記制御信号の従って前
記リード制御信号を発生するリード制御回路と、前記制
御信号の周期が予め設定された周期より短かいとき能動
レベルのリフレッシュ禁止信号を出力するリフレッシュ
禁止手段と、前記リフレッシュ禁止信号が非能動レベル
のとき予め設定された周期のリフレッシュ要求信号を出
力するリフレッシュタイマと、前記リフレッシュ要求信
号に従って前記リフレッシュ制御信号を発生するリフレ
ッシュ制御回路とを有している。
給されたライトデータの記憶、記憶しているデータの読
出し、及び記憶しているデータのリフレッシュを行うＦ
ＩＦＯｕのメモリセルアレイと、外部からのライトデー
タな一時保持し前記メモリセルアレイへ供給するライト
データレジスタと、制御信号に従って前記ライトチ：→
７制御信号を発生するライト制御回路と、前記メモリセ
ルアレイから読出されたデータを一時保持し外部へ出力
するリードデータレジスタと、前記制御信号の従って前
記リード制御信号を発生するリード制御回路と、前記制
御信号の周期が予め設定された周期より短かいとき能動
レベルのリフレッシュ禁止信号を出力するリフレッシュ
禁止手段と、前記リフレッシュ禁止信号が非能動レベル
のとき予め設定された周期のリフレッシュ要求信号を出
力するリフレッシュタイマと、前記リフレッシュ要求信
号に従って前記リフレッシュ制御信号を発生するリフレ
ッシュ制御回路とを有している。
ている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
ＤＲＡＭセルアレイ１は、２０４８ワード×１０２４カ
ラム構成となっており、ライト制御信号ＷＣに従ってラ
イトデータレジスタ２からデータを１０２４ビット−括
して書込み、リフレッシュ制御信号ＲＦＣに従ってリフ
レッシュを行い、リード制御信号ＲＣに従ってリードデ
ータをり−ドデータレジスタ３へ一括して転送する。
ラム構成となっており、ライト制御信号ＷＣに従ってラ
イトデータレジスタ２からデータを１０２４ビット−括
して書込み、リフレッシュ制御信号ＲＦＣに従ってリフ
レッシュを行い、リード制御信号ＲＣに従ってリードデ
ータをり−ドデータレジスタ３へ一括して転送する。
ライトデータレジスタ２は１２８ワード×８ビツト構成
のレジスタであり、制御信号ＣＫに同期して入力データ
ＤＴ、を８ビット単位で保持し、１２８ワード全て保持
されるとライトデータ転送要求信号ＷＤＲをライト制御
回路４へ出力すると共にＤＲＡＭセルアレイ１へ１０２
４ビット−括して転送する。
のレジスタであり、制御信号ＣＫに同期して入力データ
ＤＴ、を８ビット単位で保持し、１２８ワード全て保持
されるとライトデータ転送要求信号ＷＤＲをライト制御
回路４へ出力すると共にＤＲＡＭセルアレイ１へ１０２
４ビット−括して転送する。
リードデータレジスタ３は、ライトデータレジスタ２と
同様１２８ワード×８ビツト構成のレジスタであり、保
持したリードデータを出力端子Ｔ０へ出力し、１２８ワ
ード全て出力するとリードデータ転送要求信号ＲＤＲを
リード制御回路５へ出力すると共に、ＤＲＡＭセルアレ
イｌから１０２４ビット−括して読出し保持する。
同様１２８ワード×８ビツト構成のレジスタであり、保
持したリードデータを出力端子Ｔ０へ出力し、１２８ワ
ード全て出力するとリードデータ転送要求信号ＲＤＲを
リード制御回路５へ出力すると共に、ＤＲＡＭセルアレ
イｌから１０２４ビット−括して読出し保持する。
ライト制御回路４は、ライトデータレジスタ２からのラ
イトデータ転送要求信号ＷＤＲを入力してワードアドレ
スを指定すると共にこのワードアドレスにライトデータ
レジスタ２からのデータを一括書込むためのライト制御
信号ＲＣを出力する。
イトデータ転送要求信号ＷＤＲを入力してワードアドレ
スを指定すると共にこのワードアドレスにライトデータ
レジスタ２からのデータを一括書込むためのライト制御
信号ＲＣを出力する。
−回のデータ転送毎にワードアドレスは１つ増加し、最
終アドレス（２０４７）まで達するとまた再び０番地か
ら開始する。
終アドレス（２０４７）まで達するとまた再び０番地か
ら開始する。
リフレッシュ制御回路８は、リフレッシュタイマ７から
のリフレッシュ要求信号ＲＦＲを入力しリフレッシュ制
御信号ＲＦＣを出力しＤＲＡＭセルアレイ１をリフレッ
シュする。
のリフレッシュ要求信号ＲＦＲを入力しリフレッシュ制
御信号ＲＦＣを出力しＤＲＡＭセルアレイ１をリフレッ
シュする。
リード制御回路５はリードデータレジスタ３からのリー
ドデータ転送要求信号ＲＤＲを入力してＤＲＡＭセルア
レイ１からリードデータレジスタ３へリードデータを一
括転送するためのリード制御信号ＲＣを圧力する。−回
のリードデータ転送毎にワードアドレスは１つ増加する
。
ドデータ転送要求信号ＲＤＲを入力してＤＲＡＭセルア
レイ１からリードデータレジスタ３へリードデータを一
括転送するためのリード制御信号ＲＣを圧力する。−回
のリードデータ転送毎にワードアドレスは１つ増加する
。
発振回路６は、６０ｎｓの周期を持った周波数の信号を
発生し、リフレッシュタイマ７と比較器９へ出力する。
発生し、リフレッシュタイマ７と比較器９へ出力する。
リフレッシュタイマ７は、発振回路６の出力信号を基に
７．８μｓ毎にリフレッシュ要求信号ＲＦＲを出力する
。４ＭビットＤＲＡＭでは、ＤＲＡＭセルのデータホー
ルド時間が１６ｍ５であるので、１６ｍｓの間に全セル
をリフレッシュする必要がある。本実施例のＤＲＡＭセ
ルアレイｌのワードアドレス数は２０４８であるので、
１６ｍｓ÷２０４８＝７．８μｓに１回ワードアドレス
を切換えながら順次リフレッシュすれば良い。従ってリ
フレッシュタイマ７は７．８μｓ毎にリフレッシュ要求
信号ＲＦＲを出力すれば良いことになる。
７．８μｓ毎にリフレッシュ要求信号ＲＦＲを出力する
。４ＭビットＤＲＡＭでは、ＤＲＡＭセルのデータホー
ルド時間が１６ｍ５であるので、１６ｍｓの間に全セル
をリフレッシュする必要がある。本実施例のＤＲＡＭセ
ルアレイｌのワードアドレス数は２０４８であるので、
１６ｍｓ÷２０４８＝７．８μｓに１回ワードアドレス
を切換えながら順次リフレッシュすれば良い。従ってリ
フレッシュタイマ７は７．８μｓ毎にリフレッシュ要求
信号ＲＦＲを出力すれば良いことになる。
リフレッシュ禁止回路ｌＯは比較器９の出力信号がアク
ティブであればリフレッシュ禁止信号工ＲＦを出力し、
リフレッシュタイマ７からのリフレッシュ要求信号ＲＦ
Ｒの出力を停止する。
ティブであればリフレッシュ禁止信号工ＲＦを出力し、
リフレッシュタイマ７からのリフレッシュ要求信号ＲＦ
Ｒの出力を停止する。
比較器９は発振回路６の出力信号の周期と制御信号ＣＫ
の周期とを比較し、制御信号ＯＫの方が短かければ出力
信号をアクティブにする。
の周期とを比較し、制御信号ＯＫの方が短かければ出力
信号をアクティブにする。
る。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
動作タイミング図である。
動作タイミング図である。
今、周期が５０ｎｓの制御信号ＣＫを入力したとする。
この場合、ライトデータがライトデータレジスタ２を満
たすのは、１２８Ｘ５０ｎｓ＝６．４μｓであるので、
６．４μｓ毎にライトデータ転送要求信号ＷＤＲが出力
されライト転送が実行される。
たすのは、１２８Ｘ５０ｎｓ＝６．４μｓであるので、
６．４μｓ毎にライトデータ転送要求信号ＷＤＲが出力
されライト転送が実行される。
この場合、全めワードアドレスに対してライト転送が行
なわれるのは２０４８Ｘ６．４μｓ＃１３ｍ５であり、
ＤＲＡＭセルアレイ１のセルのデータホールト時間が１
６ｍ５の場合にはリフレッシュの必要がないことがわか
る。
なわれるのは２０４８Ｘ６．４μｓ＃１３ｍ５であり、
ＤＲＡＭセルアレイ１のセルのデータホールト時間が１
６ｍ５の場合にはリフレッシュの必要がないことがわか
る。
このとき、比較器９は、制御信号ＣＫの周期（５０ｎ
ｓ）の方が発振回路６の出力信号の周期（６０ｎ ｓ）
より短かいので出力信号をアクティブにし、これにより
リフレッシュ禁止回路１０はリフレッシュ禁止信号ＩＲ
Ｆを出力してリフレッシ−要求信号ＲＦＲの出力を停止
しリフレッシュ動作を停止させる。
ｓ）の方が発振回路６の出力信号の周期（６０ｎ ｓ）
より短かいので出力信号をアクティブにし、これにより
リフレッシュ禁止回路１０はリフレッシュ禁止信号ＩＲ
Ｆを出力してリフレッシ−要求信号ＲＦＲの出力を停止
しリフレッシュ動作を停止させる。
一方、制御信号ＣＫの周期が発振回路６の出力信号の周
期より長くなった場合や、制御信号ＣＫが停止した場合
には比較器９の出力信号はインアクティブとなっており
、リフレッシュ禁止信号ＩＲＦは圧力されず、リフレッ
シュ制御回路８からリフレッシュ制御信号が出力されて
リフレッシュが実行される。
期より長くなった場合や、制御信号ＣＫが停止した場合
には比較器９の出力信号はインアクティブとなっており
、リフレッシュ禁止信号ＩＲＦは圧力されず、リフレッ
シュ制御回路８からリフレッシュ制御信号が出力されて
リフレッシュが実行される。
こうして、リフレッシュが不要のときにはリフレッシュ
動作が停止するので、無駄な動作電流をはふくことがで
きる。
動作が停止するので、無駄な動作電流をはふくことがで
きる。
第３図は本発明の第２の実施例を示すブロック図である
。
。
この実施例では、ライト制御信号ＣＫｗを入力するライ
トクロック入力端子Ｔ ＷＣｒ リード制御信号ＣＫ
Ｒを入力するリードクロック入力端子ＴＲＣ＋及びリフ
レッシュ禁止制御信号ＩＲＦＸを入力するリフレッシュ
禁止入力端子ＴＩＲＰを設け、ライト制御信号ＣＫＷ、
リード制御信号ＣＫＲのうちいずれか一方の周期が
常に６０ｎｓより小さいことがわかっている場合にリフ
レッシュ禁止制御信号ＩＲＦ、をアクティブにし、リフ
レッシュ禁止回路１０によりリフレッシュ要求信号ＲＦ
Ｒの出力を停止させる。
トクロック入力端子Ｔ ＷＣｒ リード制御信号ＣＫ
Ｒを入力するリードクロック入力端子ＴＲＣ＋及びリフ
レッシュ禁止制御信号ＩＲＦＸを入力するリフレッシュ
禁止入力端子ＴＩＲＰを設け、ライト制御信号ＣＫＷ、
リード制御信号ＣＫＲのうちいずれか一方の周期が
常に６０ｎｓより小さいことがわかっている場合にリフ
レッシュ禁止制御信号ＩＲＦ、をアクティブにし、リフ
レッシュ禁止回路１０によりリフレッシュ要求信号ＲＦ
Ｒの出力を停止させる。
この実施例は、ＴＶのフィールドメモリとして使用し、
特にＮＴＳＣ方式、ＰＡＬ方式のノンインクレース変換
に応用する場合に適する。ノンインタレース変換ではリ
ード制御信号ＣＫ Ｒの周期は３０〜４０ｎｓで、かつ
常にリード制御信号ＣＫＲは入力されるので、リフレッ
シュの必要はなく、またリフレッシュを停止しても応用
上問題無い。
特にＮＴＳＣ方式、ＰＡＬ方式のノンインクレース変換
に応用する場合に適する。ノンインタレース変換ではリ
ード制御信号ＣＫ Ｒの周期は３０〜４０ｎｓで、かつ
常にリード制御信号ＣＫＲは入力されるので、リフレッ
シュの必要はなく、またリフレッシュを停止しても応用
上問題無い。
この実施例では上記応用例のように制御信号が常に入力
され、その周期が６０ｎｓ以下ということがわかってい
る場合には比較器が不要になるという利点がある。
され、その周期が６０ｎｓ以下ということがわかってい
る場合には比較器が不要になるという利点がある。
以上説明したように本発明は、ライト制御信号、リード
制御信号の基準となる制御信号の周期が予め設定された
周期より短かくなったときリフレッシュを禁止するリフ
レッシュ禁止手段を設けた構成とすることにより、ライ
ト転送、リード転送の周期が短かくなり、リフレッシュ
の必要がない場合にはリフレッシュ動作を停止すること
ができるので、無駄な動作電流をはぶくことができる効
果がある。例えば第１の実施例で説明したように、制御
信号ＣＫの周期が５０ｎｓの場合、ライト転送は６．４
μｓに１回であり、従ってリフレッシュ動作は必要ない
が、リフレッシュ動作を停止しなければ７．８μｓに１
回リフレッシュが実行され、ライト転送とリフレッシュ
動作の動作電流がほぼ一定と仮定すると、リフレッシュ
を停止したときの平均電流はリフレッシュを停止しない
ときの５５％（７，８／（６，４＋７．８））となりほ
ぼ半減する。またピーク電流に関してもリフレッシュ回
数だけピーク電流の山がなくなり、動作の安定性が増す
。
制御信号の基準となる制御信号の周期が予め設定された
周期より短かくなったときリフレッシュを禁止するリフ
レッシュ禁止手段を設けた構成とすることにより、ライ
ト転送、リード転送の周期が短かくなり、リフレッシュ
の必要がない場合にはリフレッシュ動作を停止すること
ができるので、無駄な動作電流をはぶくことができる効
果がある。例えば第１の実施例で説明したように、制御
信号ＣＫの周期が５０ｎｓの場合、ライト転送は６．４
μｓに１回であり、従ってリフレッシュ動作は必要ない
が、リフレッシュ動作を停止しなければ７．８μｓに１
回リフレッシュが実行され、ライト転送とリフレッシュ
動作の動作電流がほぼ一定と仮定すると、リフレッシュ
を停止したときの平均電流はリフレッシュを停止しない
ときの５５％（７，８／（６，４＋７．８））となりほ
ぼ半減する。またピーク電流に関してもリフレッシュ回
数だけピーク電流の山がなくなり、動作の安定性が増す
。
第１図及び第２図はそれぞれ本発明の第１の実施例を示
すブロック図及び各部信号のタイミング図、第３図は本
発明の第２の実施例を示す回路図、第４図は従来のＦ工
ＦＯメモリの一例を示すブロック図である。 ■・・・・・ＤＲＡＭセルアレイ、２・・・・・・ライ
トデータレジスタ、３・・・・・リードデータレジスタ
、４・・・・・ライト制御回路、５・・・・・・リード
制御回路、６・・・・・・発振回路、７・・・・・・リ
フレッシュタイマ ８・・・・・リフレッシュ制御回路
、９・・・・・・比較器、１０・・・・・リフレッンユ
禁止回路。 代理人 弁理士 内 原 晋
すブロック図及び各部信号のタイミング図、第３図は本
発明の第２の実施例を示す回路図、第４図は従来のＦ工
ＦＯメモリの一例を示すブロック図である。 ■・・・・・ＤＲＡＭセルアレイ、２・・・・・・ライ
トデータレジスタ、３・・・・・リードデータレジスタ
、４・・・・・ライト制御回路、５・・・・・・リード
制御回路、６・・・・・・発振回路、７・・・・・・リ
フレッシュタイマ ８・・・・・リフレッシュ制御回路
、９・・・・・・比較器、１０・・・・・リフレッンユ
禁止回路。 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 １）ライト制御信号、リード制御信号、及びリフレッシ
ュ制御信号に従って供給されたライトデータの記憶、記
憶しているデータの読出し、及び記憶しているデータの
リフレッシュを行うＦＩＦＯ型のメモリセルアレイと、
外部からのライトデータを一時保持し前記メモリセルア
レイへ供給するライトデータレジスタと、クロック信号
に従って前記ライト制御信号を発生するライト制御回路
と、前記メモリセルアレイから読出されたデータを一時
保持し外部へ出力するリードデータレジスタと、前記ク
ロック信号に従って前記リード制御信号を発生するリー
ド制御回路と、前記クロック信号の周期が予め設定され
た周期より短かいとき能動レベルのリフレッシュ禁止信
号を出力するリフレッシュ禁止手段と、前記リフレッシ
ュ禁止信号が非能動レベルのとき予め設定された周期の
リフレッシュ要求信号を出力するリフレッシュタイマと
、前記リフレッシュ要求信号に従って前記リフレッシュ
制御信号を発生するリフレッシュ制御回路とを有するこ
とを特徴とするＦＩＦＯメモリ。２）固定の周期の信号
を発生する発振回路を設け、リフレッシュタイマを、リ
フレッシュ禁止信号が非能動レベルのとき前記発振回路
の出力信号に従ってリフレッシュ要求信号を出力する回
路とし、リフレッシュ禁止手段を、前記発振回路の出力
信号の周期とクロック信号の周期とを比較する比較器と
、この比較器の比較結果に応じてリフレッシュ禁止信号
を出力するリフレッシュ禁止回路とを含む回路とした請
求項１記載のＦＩＦＯメモリ。 ３）ライトクロック信号を入力するライトクロック入力
端子を設け、ライト制御回路を、前記ライトクロック信
号に従ってライト制御信号を発生する回路とし、リード
クロック信号を入力するリードクロック入力端子を設け
、リード制御回路を、前記リードクロック信号に従って
リード制御信号を発生する回路とし、リフレッシュ禁止
制御信号を入力するリフレッシュ禁止入力端子を設け、
リフレッシュ禁止手段を、前記リフレッシュ禁止制御信
号に従ってリフレッシュ禁止信号を発生する回路とした
請求項１記載のＦＩＦＯメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268952A JPH04146586A (ja) | 1990-10-05 | 1990-10-05 | Ｆｉｆｏメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268952A JPH04146586A (ja) | 1990-10-05 | 1990-10-05 | Ｆｉｆｏメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04146586A true JPH04146586A (ja) | 1992-05-20 |
Family
ID=17465576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2268952A Pending JPH04146586A (ja) | 1990-10-05 | 1990-10-05 | Ｆｉｆｏメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04146586A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773665A (ja) * | 1993-06-16 | 1995-03-17 | Nec Corp | 半導体メモリ装置の試験方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5611685A (en) * | 1979-07-11 | 1981-02-05 | Fujitsu Ltd | Refresh system |
| JPH01237990A (ja) * | 1988-03-18 | 1989-09-22 | Nec Corp | 半導体メモリ |
-
1990
- 1990-10-05 JP JP2268952A patent/JPH04146586A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5611685A (en) * | 1979-07-11 | 1981-02-05 | Fujitsu Ltd | Refresh system |
| JPH01237990A (ja) * | 1988-03-18 | 1989-09-22 | Nec Corp | 半導体メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773665A (ja) * | 1993-06-16 | 1995-03-17 | Nec Corp | 半導体メモリ装置の試験方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5260511B2 (ja) | シングルポートメモリセルを用いたデュアルポートｓｒａｍメモリ | |
| US4686650A (en) | Monolithic storage device | |
| US4999814A (en) | Dynamic memory with internal refresh circuit and having virtually refresh-free capability | |
| US20020060940A1 (en) | Semiconductor memory | |
| US5583818A (en) | Self-refresh method and refresh control circuit of a semiconductor memory device | |
| JPH0325870B2 (ja) | ||
| US4939695A (en) | Virtual type static semiconductor memory device including refresh detector circuitry | |
| JPH10247384A (ja) | 同期型半導体記憶装置 | |
| GB2138230A (en) | Dynamic random access memory arrangements | |
| US4611299A (en) | Monolithic storage device | |
| JPH05266657A (ja) | ダイナミック型半導体メモリ | |
| US5146430A (en) | Self-refresh system for use in a field memory device | |
| KR100334485B1 (ko) | 메모리장치 | |
| US8064282B2 (en) | Method of accessing synchronous dynamic random access memory, memory control circuit, and memory system including the same | |
| US4344157A (en) | On-chip refresh address generator for dynamic memory | |
| JPH04146586A (ja) | Ｆｉｆｏメモリ | |
| JPH07121430A (ja) | デジタル映像信号処理用メモリシステム | |
| JP2546161B2 (ja) | ダイナミック型メモリ装置 | |
| JP2000511677A (ja) | ダイナミック半導体メモリの読み出し及びリフレッシュのための方法 | |
| JPH0536274A (ja) | 半導体メモリ装置 | |
| JPH05282859A (ja) | メモリ集積回路 | |
| JPH0644773A (ja) | ダイナミック型半導体メモリ | |
| JPS60107796A (ja) | ダイナミツクメモリの制御回路 | |
| KR100246787B1 (ko) | 디램 리프레쉬신호 발생장치 | |
| JP3702158B2 (ja) | 半導体メモリ装置 |