JPH0773698A - マルチポートメモリ - Google Patents

Abstract

(57)【要約】 【目的】 メモリサイズ分だけ繰り返される動作のうち
の、読み出し動作を省略して書き込み動作のみを行うだ
けで、検査をすることが可能なマルチポートメモリを得
る。 【構成】 ライトデータラッチを通してマルチポートメ
モリセルにデータを書き込む同じアクセスサイクル内
で、マルチポートメモリセルからリードデータラッチ
へ、データバスへの出力動作を伴わないベリファイリー
ドを行い、ライトデータラッチ出力とリードデータラッ
チ出力とが一回でも異なった場合に書き込みエラーを知
らせる。 【効果】 書き込み動作によるデータを再度データバス
上に読み出して比較する必要がなくなり、検査時間が大
幅に短縮される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、同一のメモリセルに
対して、一方のポートは書き込み動作、他方のポートは
読み出し動作を同時に行うという、アクセス競合の条件
下での検査を容易にすることのできるマルチポートメモ
リに関するものである。

【０００２】

【従来の技術】図９は従来のマルチポートメモリについ
て制御信号を含めて示すブロック図である。図におい
て、１は複数のアドレスワード線によって選択され、複
数のビット線対を通してビットデータの入出力およびビ
ットデータの保持を行うマルチポートメモリセルであ
る。２はアドレスラッチイネーブルによってアドレスバ
スからのアドレスを保持し、それをラッチドアドレスと
して出力するアドレスラッチであり、３はそのラッチド
アドレスをデコードしてアドレスワード線に出力するア
ドレスデコーダである。３０はデータライトストローブ
によってデータバスからのデータを保持し、それをラッ
チドライトデータとして出力するライトデータラッチで
あり、５はディレイライトを出力許可信号、ライトデー
タラッチ３０からのラッチドライトデータを入力とし
て、ビット線対を駆動出力するビット線ドライバであ
る。６はリードアンプイネーブルを出力許可信号、ビッ
ト線対を入力として、マルチポートメモリセル１の保持
しているデータの出力を行うリードアンプ、３１はリー
ドラッチイネーブルによってこのリードアンプ６の出力
を保持し、それをラッチドリードデータとして出力する
リードデータラッチであり、８はデータリードストロー
ブを出力許可信号、リードデータラッチ３１からのラッ
チドリードデータを入力としてデータバスにデータ出力
をするリードデータドライバである。また、マルチポー
トメモリセル１内において１０，１１は、互いにリング
状に接続されてラッチを構成するノット（ＮＯＴ）ゲー
トであり、１２，１３はノットゲート１０，１１を一方
のポートのビット線対と接続するパストランジスタ、１
４，１５は同じく他方のポートのビット線対と接続する
パストランジスタである。

【０００３】次に動作について説明する。ここで、図１
０は従来のマルチポートメモリ書き込み時の制御信号に
ついてのタイミング図であり、図１１は従来のマルチポ
ートメモリ読み出し時の制御信号についてのタイミング
図である。まず、マルチポートメモリセル１の選択は、
アドレスラッチイネーブルによってアドレスバスからの
アドレスをアドレスラッチ２にラッチした後、それをデ
コードしたアドレスデコーダ３により出力がなされるア
ドレスワード線によって選択される。マルチポートメモ
リセル１への書き込み動作は、データバスからのデータ
をデータライトストローブによってライトデータラッチ
３０にラッチした後、ディレイライトを受けたビット線
ドライバ５がビット線対を駆動し、導通状態となったパ
ストランジスタ１２，１３を通して、ラッチを構成する
ノットゲート１０，１１を反転させることで行う。一
方、マルチポートメモリセル１からの読みだし動作は、
導通状態となったパストランジスタ１２，１３を通し
て、ラッチを構成するノットゲート１０，１１の出力が
ビット線対に伝達される。ビット線対の状態はリードア
ンプイネーブルを受けたリードアンプ６によって増幅さ
れ、リードラッチイネーブルによってリードデータラッ
チ３１に保持される。このリードデータラッチ３１の保
持データは、データリードストローブを受けたリードデ
ータドライバ８によってデータバスに出力される。な
お、一方が書き込み、他方が読みだしというアクセス競
合状態においては、アドレスワード線によりパストラン
ジスタ１２，１３，１４，１５の４つが同時に導通状態
となり、ビット線ドライバ５がラッチを構成するノット
ゲート１０，１１を反転させるためには、非競合時に比
べて２倍のビット線対を駆動する必要がある。なお、図
１０に示す通りデータライトストローブはアドレスラッ
チイネーブルとディレイライトとを生成する。また、図
１１に示す通り、データリードストローブはアドレスラ
ッチイネーブル、リードアンプイネーブル、およびリー
ドラッチイネーブルを生成する。

【０００４】

【発明が解決しようとする課題】従来のマルチポートメ
モリは以上のように構成されているので、アクセス非競
合時はビット線ドライバ５が１対のビット線負荷を駆動
してマルチポートメモリセル１に書き込むのに対して、
アクセス競合が発生した場合はビット線ドライバ５が２
対のビット線負荷を駆動してマルチポートメモリセル１
に書き込むことになるため、アクセス競合時は非競合時
に比べて書き込みマージンが少なくなるという特性があ
り、ウエハプロセスの仕上がりによって、容量やトラン
ジスタドライブ能力が大きく変動すると、突発的に一部
のマルチポートメモリセル１が、書き込みマージン不良
となることがある。そのため、アクセス競合が発生する
タイミングで書き込み動作を行い、その後マルチポート
メモリセル１の読み出しを行って、アクセス競合時の書
き込みマージン不良の検査を行っていたが、このマルチ
ポートメモリの検査では、メモリサイズ分の書き込みお
よび読み出しを繰り返したり、競合タイミングをずらし
た検査を複数回実施することが必要となるため、検査時
間が長いものとなるという問題点があった。

【０００５】この発明は上記のような問題点を解消する
ためになされたもので、メモリサイズ分繰り返す読み出
し動作を省略し、書き込み動作を行うことのみで検査を
行うことが可能なマルチポートメモリを得ることを目的
とする。

【０００６】

【課題を解決するための手段】この発明に係るマルチポ
ートメモリは、マルチポートメモリセルに書き込まれる
データを保持するライトデータラッチに、ラッチ信号と
してマルチポートメモリセルへの書き込みの有無を伴う
２つの信号を、またデータバスに読み出されるデータを
保持するリードデータラッチに、ラッチ信号としてデー
タバスへの読み出しの有無を伴う２つの信号をそれぞれ
持たせ、さらに、そのライトデータラッチとリードデー
タラッチの出力を比較して、書き込みデータの異常を検
出するエラー検知回路を設けたものである。

【０００７】

【作用】この発明におけるエラー検知回路は、マルチポ
ートメモリセルにライトデータラッチを通してデータを
書き込む同じアドレスサイクル内で、マルチポートメモ
リセルからリードデータラッチへ、データバスへの出力
動作を伴わないベリファイリードを行い、ライトデータ
ラッチ出力とリードデータラッチ出力とが一回でも異な
った場合に書き込みエラーを知らせることにより、アク
セス競合の条件下で行われる検査において、メモリサイ
ズ分だけ繰り返される書き込みおよび読み出し動作を、
書き込み動作だけの半分ですむようにする。

【０００８】

【実施例】

実施例１．以下、この発明の実施例１を図について説明
する。図１はこの実施例１に係るマルチポートメモリに
ついて制御信号を含めて示したブロック図である。図に
おいて、１はマルチポートメモリセル、２はアドレスラ
ッチ、３はアドレスデコーダ、５はビット線ドライバ、
６はリードアンプ、８はリードデータドライバ、１０，
１１はノットゲート、１２〜１５はパストランジスタで
あり、図９に同一符号を付した従来のそれらと同一、も
しくは相当部分であるため詳細な説明は省略する。ま
た、４はデータバスを保持してラッチドライトデータを
出力するライトデータラッチであるが、データライトイ
ネーブルだけではなく、ラッチテストライトストローブ
もラッチ信号として持っている点で、図９に符号３０を
付した従来のものとは異なっている。７はリードアンプ
６の出力を保持してラッチドリードデータとして出力す
るリードデータラッチであるが、リードラッチイネーブ
ルだけではなく、ベリファイデータラッチイネーブルも
ラッチ信号として持っている点で、図９に符号３１を付
した従来のものとは異なっている。９はこれらライトデ
ータラッチ４からのラッチドライトデータと、リードデ
ータラッチ７からのラッチドリードデータを入力として
その両者を比較し、その一致判定の結果をエラーステー
タスとして出力するエラー検知回路である。

【０００９】なお、図２は上記マルチポートメモリにつ
いて、マルチポートアクセスのために存在する複数の系
を示したブロック図である。図示のものは２系統による
デュアルポートメモリを示しており、それぞれ系統の構
成要素には補助符号ａ，ｂを付して互いに区別してい
る。

【００１０】また、図３は前記エラー検知回路９（９
ａ，９ｂ）の構成を示すブロック図である。図におい
て、１６は各ビット毎のライトデータラッチ４およびリ
ードデータラッチ７の出力を比較するための排他的論理
和ゲート（以下ＥＸ−ＯＲゲートという）であり、１７
はこのＥＸ−ＯＲゲート１６の出力を論理和するための
オア（ＯＲ）ゲートである。１８はこのオアゲート１７
の出力をＪ入力、ベリファイデータラッチイネーブルの
反転信号をＣＫ入力、エラーステータスリセットの反転
信号をＣＬＲ入力とし、Ｋ入力をグランド（ＧＮＤ）と
して、Ｑ出力よりエラーステータスを出力するＪ−Ｋフ
リップフロップである。エラー検知回路９は、これらＥ
Ｘ−ＯＲゲート１６、オアゲート１７およびＪ−Ｋフリ
ップフロップ１８によって形成されている。また、１９
はこのＪ−Ｋフリップフロップ１８の出力するエラース
テータスを入力にし、エラーステータスリードストロー
ブを出力許可信号として、データバスへそのエラーステ
ータスを出力するエラーステータスドライバである。な
お、他の部分は、図１に同一符号を付したものと同一で
ある。

【００１１】次に動作について説明する。ここで、図４
はこの実施例１によるマルチポートメモリの制御信号に
ついてのタイミング図である。今、ライトデータラッチ
４を通して、マルチポートメモリセル１にデータバスか
らのデータを書き込む同じアクセスサイクル内で、マル
チポートメモリセル１からリードデータラッチ７へベリ
ファイリードを行う。この時、データバスへの出力動作
は伴わない。そして、ライトデータラッチ４の出力であ
るラッチドライトデータと、リードデータラッチ７の出
力であるラッチドリードデータとをエラー検知回路９の
ＥＸ−ＯＲゲート１６によって比較を行い、その両者が
１回でも異なっていた場合、それを書き込みエラーとし
てＪ−Ｋフリップフロップ１８に格納する。この書き込
みエラーはＪ−Ｋフリップフロップ１８によって保持し
ているので、書き込みエラー１個発生すると、ＣＬＲ入
力のエラーステータスリセットをアクティブにしなけれ
ばＱ出力のエラーステータスは初期化されない。図４に
示す通り、データライトストローブはアドレスラッチイ
ネーブル、ディレイライト、リードアンプイネーブル、
およびベリファイデータラッチイネーブルを生成する。
また、ライトデータラッチ４のラッチ信号としては、マ
ルチポートメモリセル１への書き込み動作を伴う負論理
のデータライトストローブと、マルチポートメモリセル
１への書き込み動作を伴わない負論理のラッチテストラ
イトストローブの、それぞれ独立に動作する２つの信号
を用いている。なお、このラッチテストライトストロー
ブは、ライトデータラッチ４にリードデータラッチ７と
異なる値を入力して、エラー検知回路９が正常に動作し
ているか否かを検知するための信号である。

【００１２】このような実施例１におけるマルチポート
メモリにおいては、ライトデータラッチ４の出力とリー
ドデータラッチ７の出力との比較を、エラー検知回路９
によって行うにしたので、アクセス競合時の検査におい
て、メモリサイズ分だけ繰り返される読み出し動作を省
略して、書き込み動作のみとすることが可能となる。

【００１３】実施例２．次に、この発明の実施例２を図
について説明する。図５はこの発明の実施例２によるマ
ルチポートメモリにおけるエラー検知回路９（９ａ，９
ｂ）を示すブロック図であり、相当部分には図３と同一
符号を付してその説明を省略する。図において、２０は
オアゲート１７の出力をＤ入力、ベリファイデータラッ
チイネーブルの反転信号をＣＫ入力として、Ｑ出力より
ステータスを、Ｑ^- 出力より書き込みエラー割り込み要
求信号を出力するＤフリップフロップである。なお、こ
のＤフリップフロップ２０のＱ^- 出力はＱ出力と極性が
逆の相補な信号である。２１はこのＤフリップフロップ
のＱ出力を入力にし、ステータスリードストローブを出
力許可信号として、データバスへそのステータスを出力
するステータスドライバである。

【００１４】次に動作について説明する。ライトデータ
ラッチ４を通して、マルチポートメモリセル１に書き込
む同じアクセスサイクル内で、マルチポートメモリセル
１からリードデータラッチ７へベリファイリードを行
う。この時、データバスへの出力動作は伴わない。そし
て、ライトデータラッチ４の出力であるラッチドライト
データと、リードデータラッチ７の出力であるラッチド
リードデータとをエラー検知回路９のＥＸ−ＯＲゲート
１６によって比較を行い、それをＤフリップフロップ２
０に格納する。ここで、エラー発生時は、Ｄフリップフ
ロップ２０のＱ^-出力を負論理の書き込みエラー割り込
み要求信号としているので、割り込みによる検知が可能
となる。

【００１５】このような実施例２のマルチポートメモリ
においても、ライトデータラッチ４の出力とリードデー
タラッチ７の出力との比較を、エラー検知回路９によっ
て行うにしたので、アクセス競合時の検査において、メ
モリサイズ分だけ繰り返される読み出し動作を省略し
て、書き込み動作のみにすることが可能となる。

【００１６】実施例３．次に、この発明の実施例３を図
について説明する。図６はこの発明の実施例３によるマ
ルチポートメモリにおける検査用回路を示すブロック図
であり、相当部分には図１および図３，図５と同一符号
を付してその説明を省略する。図において、２２はライ
トデータラッチ４の出力するラッチドライトデータを入
力とし、それをラッチテストリードストローブを出力許
可信号としてデータバスに出力するラッチテストドライ
バである。２３はアドレスラッチ２の出力するラッチド
アドレスを入力とし、それをエラーアドレスステータス
リードストローブを出力許可信号としてデータバスに出
力するエラーアドレスステータスドライバである。

【００１７】次に動作について説明する。書き込みエラ
ーが発生したマルチポートメモリセル１を特定する場
合、アドレスを調べるためエラーアドレスステータスリ
ードストローブを出力許可信号に用いて、エラーアドレ
スステータスドライバ２３によりそのアドレス値を、エ
ラーアドレスステータスとしてデータバスに出力させ
る。また、書き込むべき値であったデータについても、
ラッチテストリードストローブを出力許可信号に用い
て、ラッチテストドライバ２２により、ラッチテストと
してデータバスに出力させる。

【００１８】このような実施例３のマルチポートメモリ
においては、書き込みエラーの発生したマルチポートメ
モリセル１の場所を特定するための情報を取り出すこと
が可能となり、動作解析に有効である。

【００１９】実施例４．次に、この発明の実施例４を図
について説明する。図７はこの発明の実施例４によるマ
ルチポートメモリにおける検査用回路を示すブロック図
であり、相当部分には図６と同一符号を付してその説明
を省略する。図において、２４はライトデータラッチ４
の出力するラッチドライトデータを、ベリファイデータ
ラッチイネーブルを入力トリガとして保持し、それをラ
ッチテストリードストローブを出力トリガとしてラッチ
テストドライバ２２に出力するファーストイン・ファー
ストアウト（以下ＦＩＦＯという）方式のメモリによる
ラッチテストＦＩＦＯである。２５はリードデータラッ
チ７の出力するラッチドリードデータを、ベリファイデ
ータラッチイネーブルを入力トリガとして保持し、それ
をベリファイデータリードストローブを出力トリガとし
て出力するベリファイデータＦＩＦＯであり、２６はこ
のベリファイデータＦＩＦＯ２５の出力を入力とし、そ
れをベリファイデータリードストローブを出力許可信号
としてデータバスに出力するベリファイデータリードド
ライバである。２７はアドレスラッチ２の出力するラッ
チドアドレスを、ベリファイデータラッチイネーブルを
入力トリガとして保持し、それをエラーアドレスステー
タスリードストローブを出力トリガとしてエラーアドレ
スステータスドライバ２３に出力するエラーアドレスス
テータスＦＩＦＯである。

【００２０】次に動作について説明する。書き込みエラ
ーが発生したマルチポートメモリセル１を特定するた
め、書き込むべきデータ、エラーとなったデータ、エラ
ーの発生したアドレスの各値を、ラッチテストＦＩＦＯ
２４、ベリファイデータＦＩＦＯ２５、およびエラーア
ドレスステータスＦＩＦＯ２７に入力する。これら各Ｆ
ＩＦＯは全て、ベリファイデータラッチイネーブルを入
力トリガにしているので、書き込みエラーが発生する度
に書き込むべきデータ、エラーとなったデータ、および
エラーの発生したアドレスが対応するＦＩＦＯに格納さ
れ、ＦＩＦＯ段数が許す限り保持される。このようにし
てラッチテストＦＩＦＯ２４に格納された書き込むべき
データの値は、ラッチテストリードストローブを出力許
可信号に用いたラッチテストドライバ２２によってデー
タバスに出力される。また、ベリファイデータＦＩＦＯ
２５に格納されたエラーとなったデータの値は、ベリフ
ァイデータリードストローブを出力許可信号に用いたベ
リファイデータドライバ２６によってデータバスに出力
される。エラーアドレスステータスＦＩＦＯ２７に格納
されたエラーの発生したアドレスの値も同様に、エラー
アドレスステータスリードストローブを出力許可信号に
用いたエラーアドレスステータスドライバ２３によって
データバスに出力される。

【００２１】このような実施例４のマルチポートメモリ
においては、書き込みエラーの発生したマルチポートメ
モリセル１の場所を特定するための情報がＦＩＦＯメモ
リに保持しておくことが可能となり動作解析に有効であ
る。

【００２２】実施例５．次に、この発明の実施例５を図
について説明する。図８はこの発明の実施例５によるマ
ルチポートメモリにおける検査用回路を示すブロック図
であり、相当部分には図６と同一符号を付してその説明
を省略する。図において、２８は、ベリファイデータラ
ッチイネーブルによって、エラー検知回路９内のＥＸ−
ＯＲゲート１６の出力を保持するエラービットラッチで
あり、２９はエラービットラッチ２８の出力を入力と
し、それをエラービットリードストローブを出力許可信
号としてデータバスに出力するエラービットドライバで
ある。

【００２３】次に動作について説明する。書き込みエラ
ーが発生したマルチポートメモリセル１のビット位置を
特定するため、ＥＸ−ＯＲゲート１６による、ライトデ
ータラッチ４からのラッチドライトデータとリードデー
タラッチ７からのラッチドリードデータとの一致検出結
果の出力を、ベリファイデータラッチイネーブルによっ
て、エラービットラッチ２８に格納する。図８の回路で
は、エラー発生ビットには“１”がラッチされ、正常ビ
ットには“０”がラッチされる。エラー発生のビット情
報は、エラービットリードストローブを出力許可信号に
用いたエラービットドライバ２９によりデータバスに出
力させる。

【００２４】このような実施例５のマルチポートメモリ
セル１においても、書き込みエラーの発生したマルチポ
ートメモリセル１の場所を特定するための情報を取り出
すことが可能となり、動作解析に有効である。

【００２５】

【発明の効果】以上のように、この発明によれば、マル
チポートメモリの書き込みエラー判別をハードウェアに
よって処理できる回路を追加し、ライトデータラッチを
通してマルチポートメモリセルにデータを書き込む同じ
アクセスサイクル内で、マルチポートメモリセルからリ
ードデータラッチへ、データバスへの出力動作を伴わな
いベリファイリードを行い、ライトデータラッチ出力と
リードデータラッチ出力とが一回でも異なった場合に書
き込みエラーを知らせるように構成したので、アクセス
競合の条件下で行われる検査において、メモリサイズ分
だけ繰り返される動作のうち、読み出し動作が省略され
て書き込み動作だけの半分ですむこととなり、検査時間
を大幅に短縮できるマルチポートメモリが得られるばか
りか、このマルチポートメモリをシステムに組み込んで
使用すれば、書き込みエラーを動作時に検出することが
可能となって、信頼性の高いシステムが構築できる効果
がある。

【図面の簡単な説明】

【図１】この発明の実施例１によるマルチポートメモリ
の要部を制御信号を含めて示すブロック図である。

【図２】上記実施例によるマルチポートメモリを示すブ
ロック図である。

【図３】上記実施例におけるエラー検知回路の構成を示
すブロック図である。

【図４】上記実施例における制御信号の時間関係を示す
タイミング図である。

【図５】この発明の実施例２によるマルチポートメモリ
におけるエラー検出回路の構成を示すブロック図であ
る。

【図６】この発明の実施例３によるマルチポートメモリ
における検査用回路の構成を示すブロック図である。

【図７】この発明の実施例４によるマルチポートメモリ
における検査用回路の構成を示すブロック図である。

【図８】この発明の実施例５によるマルチポートメモリ
における検査用回路の構成を示すブロック図である。

【図９】従来のマルチポートメモリの要部を制御信号を
含めて示すブロック図である。

【図１０】その書き込み時における制御信号の時間関係
を示すタイミング図である。

【図１１】その読み出し時における制御信号の時間関係
を示すタイミング図である。

【符号の説明】

１ マルチポートメモリセル ４，４ａ，４ｂ ライトデータラッチ ７，７ａ，７ｂ リードデータラッチ ９，９ａ，９ｂ エラー検知回路

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/401

Claims (1)

【特許請求の範囲】
1. 【請求項１】 マルチポートメモリセルへの書き込みの
   有無を伴う２種類の信号をラッチ信号として持ち、デー
   タバスから前記マルチポートメモリセルに書き込まれる
   データを保持するライトデータラッチと、前記データバ
   スへの読み出しの有無を伴う２種類の信号をラッチ信号
   として持ち、前記マルチポートメモリセルから前記デー
   タバスに読み出されるデータを保持するリードデータラ
   ッチと、前記ライトデータラッチの出力と前記リードデ
   ータラッチの出力を比較して、前記マルチポートメモリ
   セルに書き込まれるデータの異常を検出するエラー検知
   回路とを備えたマルチポートメモリ。