JPS63201997A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置に係シ、特にテスト機能を内蔵
する半導体記憶装置に関する。

（従来の技術） 従来の半導体記憶装置のテスト方法は、半導体記憶装置
に外部からテスト・量ターンデータ（たとえばチェッカ
ー・ボード・）臂ターンのデータ）を書き込んでおき、
これを読み出したデータと期待値発生回路で発生させた
期待値データとを比較している。従９て、上記比較に際
して両データの比較タイミングの同期をとる回路が必要
であ）、また前記期待値発生回路が必要であるので、テ
スト回路の構成が複雑になる。また、あるテスト・ロー
／（表）ぐターン）に対して裏の関係にある（”１’、
”Ｏ”が逆になっている）裏／ＩＰターンについてもテ
ストを行う場合には、表ＩＩターンのテストと裏パター
ンのテストとを順番に行なっていたのでテスト時間が長
くかかる。特に、近年、半導体記憶装置の集積化が進み
、構成素子の微細化、高集積化技術による大容量化に伴
い、そのテスト時間の増大が問題になってきた。

（発明が解決しようとする問題） 本発明は、上記したようにテスト回路の構成が複雑とな
シ、テスト時間が長くかかるという問題点を解決すべく
なされたもので、テスト回路の一部が単純になシ、テス
ト時間を短縮することが可能な半導体記憶装置を提供す
ることを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明の半導体記憶装置は、複数に分割されたメモリセ
ルアレイ部のうち同時に活性化されるセンスアンプに対
応する半分のメモリセルアレイ部から並列に読み出した
データ同士の一致、不一致を比較・判定するようＫして
なることを特徴とする。

（作用） 複数のメモリセルアレイ部のうちそれぞれのセンスアン
プが同時に活性化される半分のメモリセルアレイ部から
並列的に読み出されたデータ同士の一致、不一致を比較
・判定してテストを行うことが可能になるので、期待値
発生回路や比較タイミングの同期をとるための回路、が
不要にな〕、テスト回路の構成が単純になる０また、上
記したように並列的にデータが読み出される複数のメモ
リセルアレイ部について同時にテストを行うことができ
るので、テスト時間が短縮されることＫなる◎ （実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図はメモリセルアレイが複数に分割（説明を分かり
易くするため４分割とする）されている半導体メモリの
一部を示している。Ｊ、〜１４は４分割された第１〜第
４のメモリセルアレイ部であって、それぞれメモリセル
アレイ本体とローデコーダとセンスアンプとを有し、第
１．第２のメモリセルアレイ部’ｌｓ’ｍはカラムデコ
ーダを共有し、第３．第４のメモリセルアレイ部１８　
。

１４はカラムデコーダを共有している。２１〜２゜は上
記各メモリセルアレイ部１．〜１４に対応して接続され
た第１〜第４の入出力バッフ７である。

３１は第１の入出力データ線、３．は第２の入出力デー
タ線でＴｏシ、この２組の入出力データ線に対応して前
記第１〜第４の入出力パッフ７２．〜２４が２区分され
て接続されている。即ち、第１の入力データ線３！と第
１．篤２の入出力バッフｙｘ、、ｘ、とがそれぞれトラ
ンスフ１ゲート４１＊４ｍを介して接続されておシ、第
２の入出力データ線３．と第３．第４の人出力バッフ７
Ｊｓ　、！、とがそれぞれトランスフ１ゲート４゜、４
番を介して接続されている。そして、データ入力バッフ
１５はトランスフ１ゲート６、を介して前記第１の入出
力データ線Ｊ、に接続されていると共に、トランスフ！
？’−）６．を介して前記第２の入出力データ線３＊　
ｉｃ接続されている。また、上記第１の入出力データ線
３．および第２の入出力データ線３Ｍはそれぞれトラン
スファグー）’１＊７ｍ　を介してデータ出カバッフ１
８に接続されている０さらに、テストパターン生成回路
９、パターン比較回路１０．判定回路１ノが半導体メモ
リチップ上に形成されてお〕、上記テストパターン生成
回路９は前記２組の入出力データ線　　′３□　、３．
に接続されており、この２組の入出力データ線’１８３
ｍに前記パターン比較回路１ｏが接続され、このパター
ン比較回路１０１１Ｃ前記判定回路１ノが接続されてい
る。なお、１２は各回路の動作タイミングを決定するた
めのタイミング生成回路である。

上記テストパターン生成回路９は、たとえば第２図に示
すようなＪＫ型ソリツブフロップを用いることにより、
クロック信号に同期して全て１″あるいは全て′Ｏ″あ
るいはチェッカーボードｉｅターン（１１”、′０″の
組合せ）など任意に発生させるように構成することがで
きる０また、前記ノ９ターン比較回路１０は、たとえば
第３図に示すような排他的オアゲート（２個のアンドゲ
ートＪ　Ｊ　、　３　ｊと１個のオアｆ−ト、１３とに
層間できる）を用いて２人力の一致、不一致を検出する
ことができる。また、前記判定回路１ノは、たとえば第
４図に示すように不一致信号入力およびサンプリングク
ロックが入力するアンドゲート４１と、このアンドゲー
ト４２の出力を上記サンプリングクロックの後縁でラッ
チするフリップフロップ４２とにより構成することがで
きる。

次に１上記半導体メモリにおけるテスト動作について説
明する。テストは複数のメモリセルアレイに対して同じ
テスト／４ターンデータを並列的に書き込むことにより
開始されるものであシ、テストパターン生成回路９から
出力されたテストパターンデータは、それぞれのセンス
アンプが同時に活性化されるメモリセルアレイ部（たと
えば１１．１１）に書き込まれる。この場合、上記メモ
リセルアレイ部’１．’ｓに対応するトランスフ１ｒ−
ト’１ｍ４ｊ　を開くと共に、ローアドレスカウンタ（
図示せず）およびカラムアドレスカウンタ（図示せず）
Ｋよシアドレス信号を順次生成させてアドレスデコーダ
（前記ローデコーダおよびカラムデコーダ）を駆動する
。このとき、各アドレス毎にメそりセルアレイ部’ＬＭ
’Ｓに対して同一の行線および列線を選択することによ
って上記メモリセルアレイ部における同一位置のメモリ
セルラ選択する０同様に、メモリセルアレイ部’宜　＊
’４　（それぞれのセンスアンプが同時に活性化される
）に対しても、それぞれ対応するトランスフ１ゲート４
黛　、４番を開くと共にメモリセルを順次選択してテス
ト／４ターンデータを書き込み、全てのメモリセルに対
するテスト／４ターンデータの書き込みを完了する。次
に、アドレス信号を順次生成させ、各アドレス毎にメモ
リセルアレイ部’＊ｍＪｓＫおける同一位置のメモリセ
ルを選択する０このとき、上記メモリセルアレイ部１１
．１□のそれぞれのセンスアンプが同時に活性化されて
おシ、このメモリセルアレ°４部１１　。

１ｓに対応するトランスファグー）４．．４．を開き、
このメモリセルアレイ部１＊　　＊　Ｉｍ　カラＯ読み
出しデータをそれぞれ対応して入出力バッフ７２、、．
２ｓおよびトランスフ１ゲート４重　。

４、を介して入出力データ線Ｊ、、Ｊ、に伝送する。そ
して、この２組の入出力データ線３．。

３鵞の両データの一致、不一致をパターン比較回路１０
でチェックし、そのチェック結果が一致の場合は正常、
不一致の場合は不良である・判定回路１ノは、上記／４
’ターン比較回路ＩＯから不一致信号が入力すると、こ
れをラッチして不良（エラー）判定出力を発生する。引
き続き、上記と同様に残）のメモリセルアレイ部’！ｓ
’４の各メモリセルを順次選択し、それぞれのセンスア
ンプからの読み出しデータについても比較、判定を行う
。この場合には、上記メモリセルアレイ部Ｊ、、１゜Ｋ
対応するトランスフ１ゲート４．．４．を開いておく。

なお、上記メそりの通常動作に際しては、データ入カバ
ッフ７５と入出力データ線３．．３！との間のトランス
フ１ゲート６８．６！、および入出力データ線３１ｓ’
ｌとデータ出カバッフ１８との間のトランスフ１グー）
７．．７．をそれぞし開いておき、選択されるメそリセ
ルアレイ部内の選択されるメモリセルに対してデータの
書き込みあるいは読み出しを行うようになっている、上
記実施例のメモリによれば、同時に活性化されるセンス
アンプにそれぞれ対応する２つのメモリセルアレイ部か
ら並列的に読み出したデータ相互を比較して両者のデー
タの一致、不一致を判定してテストを行うテスト回路を
内蔵しているので、従来必要とした期待値発生回路や比
較タイミングの同期をとるための回路が不要になり、テ
スト回路の構成が単純になる。また、上記したように並
列的にデータが読み出される２つのメモリセルアレイ部
について同時にテストを行うことができるので、テスト
時間が短縮されることになる。

第５図は他の実施例に係るメモリの要部を示しており、
第１図に示した前記実施例のメモリに比べて、テストパ
ターン生成回路９と第２の入出力データ線３！の正、逆
２本のデータ線との接続関係、およびパターン比較回路
１０と第２の入出力データ線３ｔの正、逆２本のデータ
線との接続関係がそれぞれ逆になっている点が異なり、
その他は同じであるので第１図中と同一部分には同一符
号を付してその説明を省略する。

上記メそすにおいては、第１のメモリセルアレイ部１．
と第３のメモリセルアレイ部１ｓとＫは互いに逆ｔ！タ
ーンのデータが書き込まれ、第２のメモリセルアレイ部
１．と第４のメモリセルアレイ部１４とＫは互いに逆パ
ターンのデータが書き込まれる。しかし、ツヤターン比
較回路１０は、第１の入出力データ線３．のデータが入
力すると共に、第２の入出力データ線３ｔのデータが反
転されて入力するように接続されているので、第１のメ
モリセルアレイ部１．からの読み出しデーダと第３のメ
モリセルアレイ部１．からの読み出しデータとの比較、
およびＩｎ２のメモリセルアレイ部ノ。

からの読み出しデータと第４のメモリセルアレイ部１４
からの読み出しデータとの比較を前記実施例と同様に行
うことができる。

従って、上記メモリにおいては、第１のメモリセルアレ
イ部１１を表パターンでテストすると同時に第３のメモ
リセルアレイ部１ｓを上記表パターンとは逆の裏ノ９タ
ーンでテストすることができ、同様に、第２のメモリセ
ルアレイ部１　！　ヲ表ノ”　！−ンでテストすると同
時に第４のメモリセルアレイ部１４を裏ノ臂ターンでテ
ストすることが可能になシ、表パターンでのテストと裏
ツヤターンでのテストとを順次行うのく比べてテスト時
間を半分く短縮することができる。しかも、上記メモリ
によれば、全メモリセルがスタ７り・アト・０（５ｔｕ
ｃｋ　ａｔ　　”０″）不ｊｌ＋あるいはスタック・ア
）　・１　　（ａｔｕｃｋ　ａｔ　＠ｌ″）不良の場合
でも、エラー検出が可能である。

なお、上記各実施例では、テス）　ノ４ターン生成回路
９を内蔵させることによって、テストアドレスの発生を
単純に行うことが可能になっているが、テストパターン
生成回路９をメモリ内に内蔵しないで、ダイソート時に
外部からメモリチップのデータ入力・やラドを通じてテ
ストノ！ターンを供給し、アドレス入カッやラドを通じ
てアドレスを供給するように構成してもよく、この場合
にはテストノ譬ターン入力をそのまま入出力データ線３
１ｓ’ｌに導くことになる。このようにすると、メモリ
セル間干渉等のエラーを検出し得る複雑なテスト／？タ
ーンを用いてテストでき、しかも前述したように表ノ々
ターンと裏パターンとでのテストを同時に行うことがで
きるので非常に効果的である。同様に、／臂ターン比較
回路１０および判定回路１１をメモリ内に内蔵しないで
メモリチップ外に設けてもよい。

なお、上記第５図のメモリでは、ツヤターン比較回路Ｉ
Ｏに対して第１の入出力データ線シ、のデータをそのま
ま入力し、第２の入出力データ線３□のデータを反転さ
せて入力するようにパターン比較回路１０と入出力デー
タ線３＊＊３Ｎ　とを接続し、／４ターン比較回路１０
で肉入力データを比較して不一致である場合にエラー検
出を行うようＫしたが、上記第２の入出力データ線３！
のデータを反転させることなくツヤターン比較回路１０
に入力するように接続し、パターン比較回路１０で肉入
力データを比較して一致である場合にエラー検出を行う
ようにしてもよい。従って、前記判定回路１ノは、所定
時刻に入力信号が不一致信号であるかあるいは一致信号
であるかを判定して判定結果を保持する手段を有する回
路であれば、その構成はどんなものでもよい。

また、上記各実施例は、メモリセルアレイが４分割の場
合に２つのメモリセルアレイ部から並列的にデータを読
み出すものとして説明したが、さらに多数に分割されて
いる場合には、さらに多数のメモリセルアレイ部でそれ
ぞれセンスアンプが同時に活性化されてそれぞれのデー
タが並列的に読み出され、これらのデータの一致、不一
致を比較、判定するようにすればよい。

〔発明の効果〕

上述したように本発明の半導体記憶装置によれば、テス
ト回路の構成が単純になり、テスト時間を短縮すること
ができ、しかも表パターンでのテストと裏ノ９ターンで
のテストとを同時に行ってテスト時間の短縮化を図るこ
とも可能になるので、近年のメモリの大容散化に対して
極めて有効なテスト機能を持つことができる。

【図面の簡単な説明】

第１図は本発明の半導体記憶装置の一実施例の要部を示
す構成説明図、第２図は第１図中のテストノ母ターン生
成回路の一例を示す論理回路図、第３図は第１図中の／
ＪＰターン比較回路の一例を示す論理回路図、第４図は
第１図中の判定回路の一例を示す論理回路図、第５図は
本発明の他の実施例の要部を示す構成説明図である。 １、′〜１４・・・メモリセルアレ４Ｍ、２ｓ　　ｔ　
２番・・・人出力バッファ、３１ｓ３１・・・入出力デ
ータ線、４１〜’４　　ｓ６１　　ｍ　６Ｍ　　＋　’
Ｓ　　＊７Ｎ・・・トランスファゲート、５・・・デー
タ人カバッフ１．８・・・データ出力バッフ１．９・・
・デストノ９ターン生成回路、１０・・・ノ母ターン比
較回路、１ノ・・・判定回路。

Claims (5)

【特許請求の範囲】
1. （１）複数に分割されたメモリセルアレイ部と、この複
   数のメモリセルアレイ部に対してテストパターンデータ
   を書き込む書き込み手段と、上記複数のメモリセルアレ
   イ部のうちそれぞれのセンスアンプが同時に活性化され
   る半分のメモリセルアレイ部からデータを並列的に読み
   出す読み出し手段と、この各読み出し手段の読み出しデ
   ータ同士の一致、不一致を比較・判定する比較・判定手
   段とを具備することを特徴とする半導体記憶装置。
2. （２）前記書き込み手段は前記複数のメモリセルアレイ
   部に対して同一のテストパターンデータを書き込むこと
   を特徴とする前記特許請求の範囲第１項記載の半導体記
   憶装置。
3. （３）前記書き込み手段は、前記複数のメモリセルアレ
   イ部のうちそれぞれのセンスアンプが同時に活性化され
   る半分のメモリセルアレイ部に表パターンデータを書き
   込み、残りのそれぞれのセンスアンプが同時に活性化さ
   れる半分のメモリセルアレイ部には上記表パターンデー
   タとは逆の裏パターンデータを書き込むことを特徴とす
   る前記特許請求の範囲第１項記載の半導体記憶装置。
4. （４）前記比較・判定手段は前記メモリセルアレイ部と
   同一半導体基板上に形成されていることを特徴とする前
   記特許請求の範囲第１項乃至第３項のいずれか１項記載
   の半導体記憶装置。
5. （５）前記読み出し手段は前記書き込み手段により書き
   込まれた裏パターンデータの読み出しデータを反転させ
   ることを特徴とする前記特許請求の範囲第３項記載の半
   導体記憶装置。