JPH0774255A - レイアウトパターン検証装置 - Google Patents

Abstract

(57)【要約】 【目的】 階層レイアウト検証を行なう検証装置に関
し、階層処理の対象とするセルの接続検証領域にある全
てのノードと、階層セル以外の領域の接続検証を可能と
することを目的とする。 【構成】 セル内部の論理回路図データ中において、セ
ルの入出力配線として定義されていない配線の情報と定
義のされている配線の情報とを、セルの検証結果から抽
出するとともに、セル領域以外の比較検証をする際に、
セル領域以外の論理回路図データとセルの比較検証によ
る検証結果とに、上記の定義のされていない配線情報を
追加することにより、セル内部の装置間で接続される配
線とセル外部の配線との接続をも検証した回路の検証結
果を得るようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路のレ
イアウトパターンと論理回路図との比較検証を、階層的
に処理していくレイアウトパターン検証装置に関するも
のである。

【０００２】

【従来の技術】図７は従来のレイアウトパターン検証装
置を示すブロック図であり、この検証装置は、階層処理
によりレイアウトパターンを検証するものである。図に
おいて、１は階層的に設計されたＬＳＩの各セルの内部
構成のレイアウトパターンデータ、２は各セルの内部構
成の論理回路図データ、３はレイアウトパターンデータ
１と論理回路図データ２との比較検証を行なうためのレ
イアウト検証ルール、４はレイアウトパターンデータ
１，論理回路図データ２，レイアウト検証ルール３を用
いて、比較検証を実行するレイアウト検証モジュールで
ある。

【０００３】５は検証結果、６はレイアウト検証で生成
されるレイアウト検証データベース、７はレイアウト上
の各セルの接続ピン（入出力配線）の情報（ノード名，
座標，レイヤ等）を記述した接続ピン情報ファイルであ
る。

【０００４】８はチップ全体のレイアウトパターンデー
タであり、正確には、階層セルの領域以外のレイアウト
パターンである。９はチップ全体の論理回路図データで
あり、正確には、階層セルの領域以外の論理回路図デー
タである。１０は階層的レイアウト検証を行なう階層レ
イアウト検証モジュール、１１はチップ全体での検証結
果、１２はレイアウト検証によって生成されるレイアウ
ト検証データベースである。

【０００５】また、図８は、ＬＳＩの階層構造を模式的
に表したもので、１３，１４は、ＬＳＩを構成するセ
ル、１５は回路を構成するデバイス、ＮＤ１ａ〜ＮＤ１
４ａは、回路内の配線（ノード）である。

【０００６】次に動作について説明する。レイアウトパ
ターン検証装置において、図８のセル１３，１４を階層
処理の対象（階層セル）とし、そのレイアウトパターン
データ１と論理回路図データ２、およびレイアウト検証
ルール３を用いて、レイアウト検証モジュール４によっ
て、レイアウトパターンデータ１と論理回路図データ２
との比較検証を実行する。

【０００７】これにより、検証結果５，レイアウト検証
データベース６，ならびにレイアウトパターンデータ１
および論理回路図データ２と対応のとれた入出力ピンの
情報が抽出された接続ピン情報ファイル７が生成され
る。

【０００８】チップ全体のレイアウト検証では、チップ
全体のレイアウトパターンデータ８，論理回路図データ
９，各階層セルの接続ピン情報ファイル７を用いて比較
検証を行ない、その結果として検証結果１１が得られ
る。即ち、これらの３つのデータの比較検証により、階
層セルの領域については、セル内部とセル外部の接続が
検証されるとともに、階層セル以外の領域については、
セル間の接続等が検証され（レイアウトパターンデータ
８と論理回路図データ９とによる検証）、これにより全
領域が検証されて、検証結果１１が得られるのである。

【０００９】

【発明が解決しようとする課題】従来のレイアウトパタ
ーン検証装置は以上のように構成されているので、階層
セルの接続ピン情報ファイル７には、論理回路図データ
中に入出力ピンとして定義されているノード（例えば、
ＮＤ９ａ，ＮＤ１０ａ，ＮＤ１２ａ，ＮＤ１３ａ，ＮＤ
１４ａ）の情報しか含まれていないため、階層セル内部
の配線（例えばＮＤ１１ａ）と階層セル外のノードとが
ショートしているような場合、エラーとして検出できな
いなどの問題点があった。

【００１０】請求項１の発明は、上記のような問題点を
解消するためになされたもので、より完璧なチップ全体
の階層レイアウト検証を行なうことができるレイアウト
パターン検証装置を得ることを目的とする。

【００１１】また、請求項２の発明は、検証の結果をレ
イアウトパターンエディタ上に表示し、エラー箇所を一
目で認識できるレイアウトパターン検証装置を得ること
を目的とする。

【００１２】また、請求項３の発明は、検証の結果を論
理回路図エディタ上に表示し、エラー箇所が論理回路図
中の何処に在るかを一目で認識できるレイアウトパター
ン検証装置を得ることを目的とする。

【００１３】

【課題を解決するための手段】請求項１の発明に係るレ
イアウトパターン検証装置は、セル内部の論理回路図デ
ータ中において、セルの入出力配線として定義されてい
ない配線の情報と定義のされている配線の情報とを、セ
ルの検証結果から抽出するとともに、セル領域以外の比
較検証をする際に、セル領域以外の論理回路図データ
に、上記の定義のされていない配線情報を追加すること
により、セル内部の装置間で接続される配線とセル外部
の配線との接続をも検証した回路の検証結果を得るよう
にしたものである。

【００１４】また、請求項２の発明に係るレイアウトパ
ターン検証装置は、レイアウト検証の結果、エラーが検
出されると、エラー箇所等のエラー情報をレイアウトパ
ターン上に示したものを表示するようにしたものであ
る。

【００１５】また、請求項３の発明に係るレイアウトパ
ターン検証装置は、レイアウト検証の結果、エラーが検
出されると、エラー箇所等のエラー情報を論理回路図上
に示したものを表示するようにしたものである。

【００１６】

【作用】請求項１の発明におけるレイアウトパターン検
証装置は、セル内部の論理回路図データ中において、セ
ルの入出力配線として定義されていない配線の情報と定
義のされている配線の情報とを、セルの検証結果から抽
出する抽出手段と、セル領域以外の比較検証をする際
に、セル領域以外の論理回路図データに、上記の定義の
されていない配線情報を追加して比較検証する検証手段
とを備えたことにより、回路のレイアウト検証におい
て、論理回路図データで入出力配線として定義されたセ
ルの配線とともに、定義されていない配線（セル内部の
装置間で接続される配線）と、セル外部の配線との接続
関係をも検証した回路の検証結果が得られる。

【００１７】また、請求項２の発明におけるレイアウト
パターン検証装置は、レイアウト検証の結果、エラーが
検出されると、エラー箇所等のエラー情報をレイアウト
パターン上に示したものを表示するレイアウトパターン
表示手段を備えたことにより、前記検証結果におけるエ
ラー箇所が一目で認識される。

【００１８】また、請求項３の発明におけるレイアウト
パターン検証装置は、レイアウト検証の結果、エラーが
検出されると、エラー箇所等のエラー情報を論理回路図
上に示したものを表示する論理回路図表示手段を備えた
ことにより、エラー箇所が回路の論理回路図データ上の
何処に在るかが一目で認識される。

【００１９】

【実施例】実施例１．以下、この発明の実施例１を図に
ついて説明する。図１において、１はレイアウトパター
ンデータ、２は各セルの論理回路図データ、３はレイア
ウト検証ルール、４はレイアウト検証モジュール、５は
検証結果、６はレイアウト検証データベース、７は接続
ピン情報ファイル、８はチップ全体のレイアウトパター
ンデータ、９はチップ全体の論理回路図データ、１１Ａ
はチップ全体での検証結果であり、これらのものは、先
の従来例で説明した通りである。

【００２０】また、１０は、従来例で説明した階層レイ
アウト検証モジュール（検証手段）であるが、この場
合、チップ全体のレイアウトパターンを検証する際に、
論理回路図データ２でセルの入出力ピンとして定義され
ているノード情報のみならず、定義されていないノード
情報を用いて比較検証することにより、階層セル以外の
領域の接続等の関係とともに、階層セルの領域の全ての
ノードに係わる接続に関しての検証を行なうものであ
る。

【００２１】２０は、チップ全体のレイアウト検証にて
生成されたレイアウト検証データベース、１６は、セル
のセル検証領域にある全てのノードの情報を抽出するセ
ルのノード情報抽出モジュール（抽出手段）であり、言
い換えると、論理回路図データ２中で、セルの入出力ピ
ンとして定義されたノード情報とともに、入出力ピンと
して定義されていないノード情報を抽出するものであ
る。

【００２２】１７は、ノード情報抽出モジュール１６で
生成されたセルの接続検証ノード情報ファイルであり、
セルのセル検証領域にある全てのノードの情報がファイ
ルされたものである。１８は、接続検証ノード情報ファ
イル１７から、論理回路図データ２に入出力ピンとして
定義のないセルの接続検証ノードを抽出し、これを論理
回路図データ９に入出力ピンとして追加して、接続検証
ノード対応論理回路図データ１９を生成する接続検証ノ
ード対応論理回路図データ生成モジュール（抽出手段）
である。

【００２３】次に図２のフローチャートを用いて動作に
ついて説明する。従来例において説明した図８のセル１
３，１４を階層処理の対象（階層セル）とし、階層セル
とするセルのレイアウトパターンデータ１と論理回路図
データ２とを、レイアウト検証ルール３を用いて、レイ
アウト検証モジュール４で比較検証を実行する。これに
より、検証結果５，レイアウト検証データベース６，な
らびにレイアウトパターンデータ１および論理回路図デ
ータ２と対応のとれた入出力ピンの情報が抽出された接
続ピン情報ファイル７が生成される（ステップＳＴ
１）。

【００２４】そして、検証結果５にエラーが存在する場
合（ステップＳＴ２）、レイアウトパターンデータ１も
しくは論理回路図データ２の修正を行なう（ステップＳ
Ｔ３）。全ての階層セルに対しての検証が終了した時点
で、階層セルのレイアウトパターンデータ１と論理回路
図データ２とに対して、対応のとれた入出力ピンの情報
が抽出され、この情報が、接続ピン情報ファイル７に格
納される（ステップＳＴ４）。

【００２５】その後、ノード情報抽出モジュール１６に
よって、生成したレイアウト検証データベース６の中
で、レイアウトパターンのノード情報を持つものの中か
ら、階層セルの接続検証領域にあるノードが検索され
る。そして、それらのノードに関する情報（ノード名，
座標，レイヤ等）が抽出されて、接続検証ノード情報フ
ァイル１７が生成される（ステップＳＴ５）。

【００２６】そして、接続検証ノード対応論理回路図デ
ータ生成モジュール１８によって、接続検証ノード情報
ファイル１７が検索され、入出力ピンとして論理回路図
データ２中に定義のないノードが、新たに入出力ピンと
してチップ全体の論理回路図データ９に追加される。こ
れにより、階層セルの接続検証ノードと対応のとれた、
接続検証ノード対応論理回路図データ１９が生成される
（ステップＳＴ６）。

【００２７】そして、チップ全体のレイアウト検証で
は、検証済みのセルを階層セルとして指定し（ステップ
ＳＴ７）、階層レイアウト検証モジュール１０で、チッ
プ全体のレイアウトパターンデータ８，接続検証ノード
対応論理回路図データ１９，接続検証ノード情報ファイ
ル１７を用いて比較検証を行ない、その結果として検証
結果１１Ａが得られる。即ち、これらの３つのデータの
比較検証により、階層セルについては、セル内部とセル
外部との接続が検証されるとともに、階層セル以外の領
域については、セル間の接続等が検証され（レイアウト
パターンデータ８と論理回路図データ１９とによる検
証）、これにより全領域が検証されて、検証結果１１Ａ
が得られるのである（ステップＳＴ８）。

【００２８】検証の結果、エラーが存在した場合（ステ
ップＳＴ９）、レイアウトパターンデータ１，８もしく
は論理回路図データ２，９を修正し、再び検証を行なう
（ステップＳＴ１０）。なお、修正するデータは、チッ
プの全領域のものであってもよい。

【００２９】このように、階層セルの内部とセル外部と
の接続検証に用いる接続検証ノード情報には、論理回路
図データ中に入出力ピンとして定義されているノードの
情報だけでなく、接続検証領域になる全てのノードの情
報が含まれているため、階層セル内部の配線（セル内部
のデバイス１５間等を接続している配線）に対しても、
階層セル以外のノードとの検証が行なわれ、チップ全体
の階層レイアウト検証が、より正確に行なわれる。

【００３０】実施例２．この発明の実施例２を図につい
て説明する。図３において、１はレイアウトパターンデ
ータ、２は各セルの論理回路図データ、３はレイアウト
検証ルール、４はレイアウト検証モジュール、５は検証
結果、６はレイアウト検証データベース、７は接続ピン
情報ファイル、８はチップ全体のレイアウトパターンデ
ータ、９はチップ全体の論理回路図データ、１０は階層
レイアウト検証モジュール、１１Ａはチップ全体での検
証結果、１６はノード情報抽出モジュール、１７は接続
検証ノード情報ファイル、１８は接続検証ノード対応論
理回路図データ生成モジュール、１９は接続検証ノード
対応論理回路図データ１９、２０はレイアウト検証デー
タベースであり、これらのものは、先の実施例１および
従来例で説明した通りである。

【００３１】また、３０は検証結果によって得られる情
報等をレイアウトパターン上に表示するレイアウトパタ
ーンエディタ（レイアウトパターン表示手段）、２１
は、回路のレイアウト検証の結果にエラーが検出される
と、レイアウト検証データベース２０または検証結果１
１Ａから、そのエラーのエラー箇所の情報を抽出すると
ともに、レイアウトパターンデータ８を抽出することに
より、エラー箇所をレイアウトパターンデータ８に示し
たものを、レイアウトパターンエディタ３０上に表示す
るためのエラー表示レイアウトパターンデータ２２を生
成するエラーレイアウトパターンデータ生成モジュール
（レイアウトパターン表示手段）である。

【００３２】次に図４のフローチャートを用いて動作に
ついて説明する。ステップＳＴ１〜９に関しての動作
は、先の実施例１で示した通りである。

【００３３】そして、ステップＳＴ９で、チップ全体の
階層レイアウト検証終了時にエラーが存在すると、エラ
ーレイアウトパターンデータ生成モジュール２１によっ
て、レイアウト検証データベース２０からエラー箇所の
情報が抽出される。その後、モジュール２１は、レイア
ウトパターンエディタ３０上で、それらのエラーを表示
するためのエラー表示レイアウトパターンデータ２２を
生成する（ステップＳＴ１１）。

【００３４】そして、そのエラー表示レイアウトパター
ンデータ２２は、レイアウトパターンエディタ３０に取
り組まれてることにより、チップの全領域のレイアウト
パターンのエラー箇所が、このエディタ３０に表示され
る（ステップＳＴ１２）。

【００３５】これにより、レイアウトパターンデータ１
またはレイアウトパターンデータ８が修正されて、再び
検証が行なわれる（ステップＳＴ１０）。

【００３６】このように、チップ全体の階層レイアウト
検証におけるエラー箇所を、レイアウトパターンエディ
タ３０上で表示することにより、レイアウトパターン上
のエラー箇所が一目で分かり、レイアウトパターン上の
修正を容易にすることができる。

【００３７】実施例３．の発明の実施例３を図について
説明する。図５において、１はレイアウトパターンデー
タ、２は各セルの論理回路図データ、３はレイアウト検
証ルール、４はレイアウト検証モジュール、５は検証結
果、６はレイアウト検証データベース、７は接続ピン情
報ファイル、８はチップ全体のレイアウトパターンデー
タ、９はチップ全体の論理回路図データ、１０は階層レ
イアウト検証モジュール、１１Ａはチップ全体での検証
結果、１６はノード情報抽出モジュール、１７は接続検
証ノード情報ファイル、１８は接続検証ノード対応論理
回路図データ生成モジュール、１９は接続検証ノード対
応論理回路図データ、２０はレイアウト検証データベー
スであり、これらのものは、先の実施例１および実施例
２、また従来例で説明した通りである。

【００３８】また、３１は検証結果によって得られる情
報等をレイアウトパターン上に表示する論理回路図エデ
ィタ（論理回路図表示手段）、２３は、回路のレイアウ
ト検証の結果にエラーが検出されると、レイアウト検証
データベース２０または検証結果１１Ａからエラー箇所
の情報を抽出するとともに、接続検証ノード対応論理回
路図データ１９を抽出することにより、エラー箇所を論
理回路図データ１９に示したものを、論理回路図エディ
タ３１上に表示するためのエラー表示論理回路図データ
２４を生成するエラー論理回路図データ生成モジュール
（論理回路図表示手段）である。

【００３９】次に図６のフローチャートを用いて動作に
ついて説明する。ステップＳＴ１〜９に関しての動作
は、先の実施例１で示した通りである。

【００４０】そして、ステップＳＴ９で、チップ全体の
階層レイアウト検証終了時にエラーが存在すると、エラ
ー論理回路図データ生成モジュール２３によって、レイ
アウト検証データベース２０または検証結果１１Ａか
ら、エラー箇所の情報が抽出される。その後、モジュー
ル２３は、抽出したエラー情報とチップの全領域の論理
回路図データとによって、論理回路図エディタ３１上
で、上記のエラーを表示するためのエラー表示論理回路
図データ２４を生成する（ステップＳＴ１３）。

【００４１】そして、そのエラー表示論理回路図データ
２４が、論理回路図エディタ３１に取り組まれて、チッ
プの全領域の論理回路図データによる論理回路図上に、
エラー箇所が表示される（ステップＳＴ１４）。

【００４２】これにより、論理回路図データ２または論
理回路図データ９、または接続検証ノード対応論理回路
図データ１９が修正されて、再び検証が行なわれる（ス
テップＳＴ１０）。

【００４３】このように、チップ全体の階層レイアウト
検証におけるエラー箇所を、論理回路図エディタ３１上
で表示することにより、論理回路図上のエラー箇所が一
目で分かり、レイアウトパターン上の修正を容易にする
ことができる。

【００４４】

【発明の効果】以上のように、請求項１の発明によれ
ば、セル内部の論理回路図データ中において、セルの入
出力配線として定義されていない配線の情報と定義のさ
れている配線の情報とを、セルの検証結果から抽出する
とともに、セル領域以外の比較検証をする際に、セル領
域以外の論理回路図データに、上記の定義のされていな
い配線情報を追加することにより、セル内部の装置間で
接続される配線とセル外部の配線との接続をも検証した
回路の検証結果を得るように構成したので、セルの内部
とセル外部との接続検証に用いる配線情報として、論理
回路図データ中に入出力配線として定義されている配線
情報だけでなく、接続検証領域になる全ての配線情報を
含めることができる。これにより、セル内部の装置間の
配線に対しても、セル以外の配線との検証が行なわれ、
結果として、チップ全体の階層レイアウト検証が、より
正確に行なわれるなどの効果がある。

【００４５】また、請求項２の発明によれば、回路のレ
イアウト検証の結果、エラーが検出されると、エラー箇
所等のエラー情報を回路のレイアウトパターン上に示し
たものを表示するように構成したので、レイアウトパタ
ーン上のエラー箇所が一目で分かり、レイアウトパター
ン上の修正が容易になるなどの効果がある。

【００４６】また、請求項３の発明によれば、回路のレ
イアウト検証の結果、エラーが検出されると、エラー箇
所等のエラー情報を回路の論理回路図上に示したものを
論理回路図表示するように構成したので、論理回路図上
のエラー箇所が一目で分かり、論理回路図上の修正が容
易になるなどの効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１によるレイアウトパターン
検証装置を示す構成図である。

【図２】この発明の実施例１によるレイアウトパターン
検証装置の動作を説明するフローチャートである。

【図３】この発明の実施例２によるレイアウトパターン
検証装置を示す構成図である。

【図４】この発明の実施例２によるレイアウトパターン
検証装置の動作を説明するフローチャートである。

【図５】この発明の実施例３によるレイアウトパターン
検証装置を示す構成図である。

【図６】この発明の実施例３によるレイアウトパターン
検証装置の動作を説明するフローチャートである。

【図７】従来のレイアウトパターン検証装置を示す構成
図である。

【図８】ＬＳＩの階層構造を示す模式図である。

【符号の説明】

１０ 階層レイアウト検証モジュール（検証手段） １６ ノード情報抽出モジュール（抽出手段） １８ 接続検証ノード対応論理回路図データ生成モジュ
ール（抽出手段） ２１ エラーレイアウトパターンデータ生成モジュール
（レイアウトパターン表示手段） ２３ エラー論理回路図データ生成モジュール（論理回
路図表示手段） ３０ レイアウトパターンエディタ（レイアウトパター
ン表示手段） ３１ 論理回路図エディタ（論理回路図表示手段）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 回路の構成要素であるセルの内部のレイ
   アウトパターンデータとセルの内部の論理回路図データ
   とを比較検証する内部検証を実行し、その後、回路のセ
   ル領域以外のレイアウトパターンデータ、セル領域以外
   の論理回路図データ、およびセルの比較検証による検証
   結果から得られたセルとセル外部とを接続するセルの入
   出力配線情報を比較検証する全体検証を実行することに
   より、回路のレイアウトパターンと回路の論理回路図と
   の適応性を検証するレイアウトパターン検証装置におい
   て、セルの入出力配線として前記セル内部の論理回路図
   データ中で定義されている配線の情報と定義のされてい
   ない配線の情報とを、前記内部検証の結果から抽出する
   抽出手段と、前記全体検証をする際に、前記セル領域以
   外の論理回路図データに、前記抽出手段で抽出された定
   義のされていない配線情報を追加することにより、セル
   内部の装置間で接続される配線とセル外部の配線との接
   続をも検証した回路の検証結果を得る検証手段とを備え
   たことを特徴とするレイアウトパターン検証装置。
2. 【請求項２】 検証手段による比較検証の結果にエラー
   が検出されると、そのエラー情報とエラー発生したレイ
   アウトパターンデータとを抽出し、エラー箇所等のエラ
   ー情報をレイアウトパターンデータ上に表示するレイア
   ウトパターン表示手段を備えた請求項１記載のレイアウ
   トパターン検証装置。
3. 【請求項３】 検証手段による比較検証の結果にエラー
   が検出されると、そのエラー情報とエラー発生した論理
   回路図データとを抽出し、エラー箇所等のエラー情報を
   この論理回路図上に示したものを表示する論理回路図表
   示手段を備えた請求項１記載のレイアウトパターン検証
   装置。