JPH0774357A - 電流制限回路 - Google Patents
電流制限回路Info
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- JPH0774357A JPH0774357A JP6111760A JP11176094A JPH0774357A JP H0774357 A JPH0774357 A JP H0774357A JP 6111760 A JP6111760 A JP 6111760A JP 11176094 A JP11176094 A JP 11176094A JP H0774357 A JPH0774357 A JP H0774357A
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- well
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- metallization
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/02—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess current
- H02H9/025—Current limitation using field effect transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/40—Resistors
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ２端子電流制限素子を開示する。
【構成】 一番目の導電率の基板；二番目の導電率の分
離井戸；各々の井戸における一番目の導電率の一番目の
環状領域；一番目の環状領域の周辺部分とそれぞれの井
戸の周辺部分との間の低いドーピングレベルを有する一
番目の導電率に対する二番目の環状領域；二番目の環状
領域と基板の表面部分の上にある絶縁層；回路の上側表
面をコ−ティングしている一番目のメタリゼーション；
回路の下側表面をコ−ティングしている二番目のメタリ
ゼーションから成る。
離井戸；各々の井戸における一番目の導電率の一番目の
環状領域；一番目の環状領域の周辺部分とそれぞれの井
戸の周辺部分との間の低いドーピングレベルを有する一
番目の導電率に対する二番目の環状領域；二番目の環状
領域と基板の表面部分の上にある絶縁層；回路の上側表
面をコ−ティングしている一番目のメタリゼーション；
回路の下側表面をコ−ティングしている二番目のメタリ
ゼーションから成る。
Description
【０００１】
【産業上の利用分野】この発明は電流制限回路に関す
る。
る。
【０００２】
【従来の技術】一般に負荷を過電流から保護するには２
つのタイプの回路が使用されている。最も一般的な保護
の方法は負荷に並列にクリップ、すなわちブレークオー
バー電圧制限回路を配置することである。しかし、幾つ
かの場合直列回路が必要となる。この種の回路は殆ど使
用されないが、これは半導体素子の形で構成される時、
一般に電流または電圧検出装置および分離された制御装
置が必要であるからである。それ故、このような保護回
路はかなり複雑な制御回路を内蔵した制御端子を有する
装置と成る。２端子直列素子には主なものとしてフュー
ズまたはバリスタが含まれている。フューズの欠点は過
負荷の後に交換する必要があることである。バリスタは
現在高価な素子であるがそのスレショルドは必ずしも常
に正確には決定されず、また環境に左右される（より詳
細には温度に左右される）。更に、バリスタには必ず熱
慣性が存在し、更に例えば交互に非常に短時間に変化す
る過電流を保護できない。
つのタイプの回路が使用されている。最も一般的な保護
の方法は負荷に並列にクリップ、すなわちブレークオー
バー電圧制限回路を配置することである。しかし、幾つ
かの場合直列回路が必要となる。この種の回路は殆ど使
用されないが、これは半導体素子の形で構成される時、
一般に電流または電圧検出装置および分離された制御装
置が必要であるからである。それ故、このような保護回
路はかなり複雑な制御回路を内蔵した制御端子を有する
装置と成る。２端子直列素子には主なものとしてフュー
ズまたはバリスタが含まれている。フューズの欠点は過
負荷の後に交換する必要があることである。バリスタは
現在高価な素子であるがそのスレショルドは必ずしも常
に正確には決定されず、また環境に左右される（より詳
細には温度に左右される）。更に、バリスタには必ず熱
慣性が存在し、更に例えば交互に非常に短時間に変化す
る過電流を保護できない。
【０００３】更に、電流制限素子として空乏型ＭＯＳト
ランジスタの使用が提案されているが、この電流制限素
子の一番目の端子はトランジスタのゲートとソースを相
互に接続することにより形成されており、電流制限素子
の二番目の端子はトランジスタのドレーンにより形成さ
れている。この研究は例えば１９６９年１２月９日に登
録されたＵＳ−Ａ−３６０３８１１に記載されている。
しかし、前述の特許ではこの欠点が解決されておらず、
従ってこの種の装置はいかなる応用にも実施されていな
い。
ランジスタの使用が提案されているが、この電流制限素
子の一番目の端子はトランジスタのゲートとソースを相
互に接続することにより形成されており、電流制限素子
の二番目の端子はトランジスタのドレーンにより形成さ
れている。この研究は例えば１９６９年１２月９日に登
録されたＵＳ−Ａ−３６０３８１１に記載されている。
しかし、前述の特許ではこの欠点が解決されておらず、
従ってこの種の装置はいかなる応用にも実施されていな
い。
【０００４】この発明は負荷の短絡に対して保護しよう
とするものではなく、瞬時の過電流例えばけい光ランプ
のスイッチオンの時に生ずる過電流を保護しようとする
直列保護回路である。この発明は更に保護スレショルド
が非常に広範囲、例えば数１０ミリアンペアから数アン
ペアの範囲の時に適応している。
とするものではなく、瞬時の過電流例えばけい光ランプ
のスイッチオンの時に生ずる過電流を保護しようとする
直列保護回路である。この発明は更に保護スレショルド
が非常に広範囲、例えば数１０ミリアンペアから数アン
ペアの範囲の時に適応している。
【０００５】電流制限回路の従来の図を図１に示してい
る；この図は負荷Ｌと直列に電流制限素子１を置くこと
から成る。負荷Ｌ内の電流が通常の値であれば電流制限
素子のインピーダンスは可能な限り低くなることが好ま
しいことは勿論である。
る；この図は負荷Ｌと直列に電流制限素子１を置くこと
から成る。負荷Ｌ内の電流が通常の値であれば電流制限
素子のインピーダンスは可能な限り低くなることが好ま
しいことは勿論である。
【０００６】
【課題を解決するための手段】この発明の目的は簡単で
価格の低い電流制限素子を提示することである。
価格の低い電流制限素子を提示することである。
【０００７】この発明の他の目的は制限電流が殆ど温度
に左右されない電流制限素子を提示することである。
に左右されない電流制限素子を提示することである。
【０００８】この発明の更に他の目的は二方向電流制限
素子を提示することである。
素子を提示することである。
【０００９】これらの目的および当業者に明らかな他の
目的を達成するため、この発明の内容には空乏型ＭＯＳ
またはＩＧＢＴトランジスタを使用しているが、これら
のゲートおよびソース電極は直列な電流制限素子として
単独のメタリゼーションにより形成されている。
目的を達成するため、この発明の内容には空乏型ＭＯＳ
またはＩＧＢＴトランジスタを使用しているが、これら
のゲートおよびソース電極は直列な電流制限素子として
単独のメタリゼーションにより形成されている。
【００１０】より詳細には、この発明の他の内容には２
端子電流制限素子があるが、この素子には次のものが含
まれている；一番目の導電率の基板；基板の上側表面に
形成された二番目の導電率の分離井戸；各々の井戸にお
いてドーピングレベルの高い一番目の導電率の一番目の
環状領域；一番目の環状領域の内側周辺と各井戸の周辺
との間にある一番目の導電率でありドーピングが低く浅
い二番目の環状領域；二番目の環状領域をコーティング
し更に井戸の間の基板の表面部分をコーティングしてい
る絶縁層；素子の上側表面をコーティングしている一番
目のメタリゼーション；素子の下側表面をコーティング
している二番目のメタリゼーション。
端子電流制限素子があるが、この素子には次のものが含
まれている；一番目の導電率の基板；基板の上側表面に
形成された二番目の導電率の分離井戸；各々の井戸にお
いてドーピングレベルの高い一番目の導電率の一番目の
環状領域；一番目の環状領域の内側周辺と各井戸の周辺
との間にある一番目の導電率でありドーピングが低く浅
い二番目の環状領域；二番目の環状領域をコーティング
し更に井戸の間の基板の表面部分をコーティングしてい
る絶縁層；素子の上側表面をコーティングしている一番
目のメタリゼーション；素子の下側表面をコーティング
している二番目のメタリゼーション。
【００１１】この発明の実施態様には更にドーピングの
高い一番目の導電率の一番目の周辺領域と、基板の面積
により一番目の周辺領域から分離された二番目の内側周
辺領域があり、前記のドーピングの低い二番目の周辺領
域は二番目の導電率である。
高い一番目の導電率の一番目の周辺領域と、基板の面積
により一番目の周辺領域から分離された二番目の内側周
辺領域があり、前記のドーピングの低い二番目の周辺領
域は二番目の導電率である。
【００１２】この発明の他の実施態様にはドーピングの
高い二番目の導電率の中央領域がある。
高い二番目の導電率の中央領域がある。
【００１３】この発明の他の実施態様によれば、それぞ
れ分離された井戸の中央領域は周辺部分より高くドーピ
ングされている。
れ分離された井戸の中央領域は周辺部分より高くドーピ
ングされている。
【００１４】この発明の他の実施態様によれば、２端子
素子には基板の下側表面の上に同一の井戸、領域、層が
あり、これにより二方向電流制限素子を構成している。
素子には基板の下側表面の上に同一の井戸、領域、層が
あり、これにより二方向電流制限素子を構成している。
【００１５】この発明の他の実施態様によれば、素子は
２つのヒートシンクの間ではんだ付けされている。
２つのヒートシンクの間ではんだ付けされている。
【００１６】この発明には更に前述の２端子素子を製造
する方法が含まれている。
する方法が含まれている。
【００１７】より一般的には、この発明は相互に接続さ
れたソースとゲートを有する垂直空乏型ＭＯＳまたはＩ
ＧＢＴトランジスタを過電流源と直列に有する電子回路
を開示している。
れたソースとゲートを有する垂直空乏型ＭＯＳまたはＩ
ＧＢＴトランジスタを過電流源と直列に有する電子回路
を開示している。
【００１８】
【実施例】図２は負荷Ｌおよび電流制限素子１０を有す
る回路を示している。素子１０はゲートがソースに接続
された簡単な空乏型ＭＯＳトランジスタである。
る回路を示している。素子１０はゲートがソースに接続
された簡単な空乏型ＭＯＳトランジスタである。
【００１９】空乏型ＭＯＳトランジスタは従来のタイプ
の素子で、ドレーン−ソース電流／電圧曲線を図３に示
している。しかし、従来の回路のように、この素子は３
端子素子として使用されており、ゲート端子はＭＯＳト
ランジスタをオン状態からオフ状態に切替えるため使用
されている。図３の特性曲線から、素子１０が完全に電
流クリッピング装置の機能を満たすことはゲート−ソー
ス間の電圧がゼロ、すなわちゲートとソースの間が接続
されていることに対応している。素子を通して流れる電
流がＩｍより低い限り、端子間の電圧降下は小さな値Ｖ
ｍより低く、すなわち素子の抵抗は低い。反対に負荷を
流れる電流がＩｍを越える範囲まで図２の回路の電圧Ｖ
が増加すると、この電流は素子によりこの値に保たれ、
更に素子の端子の電圧は適宜増加する。それ故、過剰な
エネルギーは素子１０により吸収される。素子の電圧は
アバランシュ電圧ＶＭに対応する値を越えない。素子の
電圧がＶＭを越えると素子を流れる電流が再び増加し始
め、素子は素子または負荷Ｌにダメージを与える場合の
あるアバランシュモードに入る。
の素子で、ドレーン−ソース電流／電圧曲線を図３に示
している。しかし、従来の回路のように、この素子は３
端子素子として使用されており、ゲート端子はＭＯＳト
ランジスタをオン状態からオフ状態に切替えるため使用
されている。図３の特性曲線から、素子１０が完全に電
流クリッピング装置の機能を満たすことはゲート−ソー
ス間の電圧がゼロ、すなわちゲートとソースの間が接続
されていることに対応している。素子を通して流れる電
流がＩｍより低い限り、端子間の電圧降下は小さな値Ｖ
ｍより低く、すなわち素子の抵抗は低い。反対に負荷を
流れる電流がＩｍを越える範囲まで図２の回路の電圧Ｖ
が増加すると、この電流は素子によりこの値に保たれ、
更に素子の端子の電圧は適宜増加する。それ故、過剰な
エネルギーは素子１０により吸収される。素子の電圧は
アバランシュ電圧ＶＭに対応する値を越えない。素子の
電圧がＶＭを越えると素子を流れる電流が再び増加し始
め、素子は素子または負荷Ｌにダメージを与える場合の
あるアバランシュモードに入る。
【００２０】このように、この発明による素子は負荷Ｌ
が素子１０により吸収される瞬時の過負荷を受け、また
は発生する応用分野の電流制限回路として動作する。例
えば前述のようにスイッチングオンの時過電流を生ずる
けい光ランプの安定回路の場合がある。
が素子１０により吸収される瞬時の過負荷を受け、また
は発生する応用分野の電流制限回路として動作する。例
えば前述のようにスイッチングオンの時過電流を生ずる
けい光ランプの安定回路の場合がある。
【００２１】この場合でも、素子の中に生ずる熱は急速
に放出され、制限電流は熱の関数としてほぼ一定とな
る。このような要求は外部接続された３つの電極を有す
るＭＯＳトランジスタが使用される時満足されない。
に放出され、制限電流は熱の関数としてほぼ一定とな
る。このような要求は外部接続された３つの電極を有す
るＭＯＳトランジスタが使用される時満足されない。
【００２２】この発明の目的は図４Ａから図４Ｉに示し
た典型的な製造方法に関して記載される電流制限素子を
実現することである。
た典型的な製造方法に関して記載される電流制限素子を
実現することである。
【００２３】図４Ａに示すように、この発明による素子
は同一の導電率のかなり高くドーピングされた基板１２
の上に形成されたドーピングの低い層１１を有するシリ
コンウェーハから形成されており、この図はＮ+ タイプ
の基板の上にＮタイプのエピタキシアル層が形成された
場合である。層１１の上側表面は絶縁層、すなわち従来
からある例えば厚さが１μｍであり窓１５がエッチング
されている酸化層１４でコーティングされている。従っ
て、上側の表面は基板の注入エリアにドーピングレベル
の高い（Ｐ+ ）Ｐ導電率を与えるようにドーパントのイ
オン注入を受けている。このイオン注入は矢印１６で示
されており、例えば５０ｋｅＶで数１０15ａｔｏｍｓ／
ｃｍ2 のほう素注入に対応している。酸化層１４の厚さ
（ほぼ１μｍ）が注入効果から層１１のエリアを保護す
るのに十分な厚さであることは勿論である。
は同一の導電率のかなり高くドーピングされた基板１２
の上に形成されたドーピングの低い層１１を有するシリ
コンウェーハから形成されており、この図はＮ+ タイプ
の基板の上にＮタイプのエピタキシアル層が形成された
場合である。層１１の上側表面は絶縁層、すなわち従来
からある例えば厚さが１μｍであり窓１５がエッチング
されている酸化層１４でコーティングされている。従っ
て、上側の表面は基板の注入エリアにドーピングレベル
の高い（Ｐ+ ）Ｐ導電率を与えるようにドーパントのイ
オン注入を受けている。このイオン注入は矢印１６で示
されており、例えば５０ｋｅＶで数１０15ａｔｏｍｓ／
ｃｍ2 のほう素注入に対応している。酸化層１４の厚さ
（ほぼ１μｍ）が注入効果から層１１のエリアを保護す
るのに十分な厚さであることは勿論である。
【００２４】図４Ｂに示す段階では、新しいマスキング
およびホトエッチングが幅の広い窓１５に対し行なわれ
ている；更に矢印１７で示すＰタイプのドーパントが注
入されている。このＰタイプのドーパントの注入は図４
ＡのＰ+ タイプのドーパントの注入と同様であるが濃度
は小さく、更に例えば５０ｋｅＶで数１０14ａｔｏｍｓ
／ｃｍ2 のほう素注入に対応している。
およびホトエッチングが幅の広い窓１５に対し行なわれ
ている；更に矢印１７で示すＰタイプのドーパントが注
入されている。このＰタイプのドーパントの注入は図４
ＡのＰ+ タイプのドーパントの注入と同様であるが濃度
は小さく、更に例えば５０ｋｅＶで数１０14ａｔｏｍｓ
／ｃｍ2 のほう素注入に対応している。
【００２５】図４Ｃのステップの間に、酸化層１４は素
子の周辺が再びエッチングされており、プレ注入酸化が
行なわれ、例えば厚さがほぼ０．０３から０．０５μｍ
の薄い酸化層２０を形成し、更に矢印１８で示すように
Ｐ- 注入、即ち図４Ａと図４Ｂの注入に等しいが濃度が
低い注入が行なわれており、例えば５０ｋｅＶで数１０
12ａｔｏｍｓ／ｃｍ2 のほう素注入に対応している。
子の周辺が再びエッチングされており、プレ注入酸化が
行なわれ、例えば厚さがほぼ０．０３から０．０５μｍ
の薄い酸化層２０を形成し、更に矢印１８で示すように
Ｐ- 注入、即ち図４Ａと図４Ｂの注入に等しいが濃度が
低い注入が行なわれており、例えば５０ｋｅＶで数１０
12ａｔｏｍｓ／ｃｍ2 のほう素注入に対応している。
【００２６】図４Ｄに示す次のステップの間、素子は注
入ドーパントを拡散させるため大気圧で焼きなまされ
る。このようにして互いに分離されておりドーピングの
高いＰ+ タイプの中央領域２１とドーピングの低いＰタ
イプの周辺領域２２を有したＰタイプの井戸が得られ
る。領域２１、２２には例えばドーピングレベルがそれ
ぞれ１０19ａｔｏｍｓ／ｃｍ3 と１０17ａｔｏｍｓ／ｃ
ｍ3 の表面がある。図４Ｄには更に図４Ｃの注入に対応
するＰ- タイプの領域２４を示している。領域２４は以
後に示すが、電線路電界（ｅｌｅｃｔｒｉｃ ｌｉｎｅ
ｆｉｅｌｄ）を改善し装置の降伏電圧を増加するよう
に装置の周辺で広がっている。更に接触子の役目を果た
すＰ+ タイプの中央領域２６も以後に示す通り取り入れ
ることができる。
入ドーパントを拡散させるため大気圧で焼きなまされ
る。このようにして互いに分離されておりドーピングの
高いＰ+ タイプの中央領域２１とドーピングの低いＰタ
イプの周辺領域２２を有したＰタイプの井戸が得られ
る。領域２１、２２には例えばドーピングレベルがそれ
ぞれ１０19ａｔｏｍｓ／ｃｍ3 と１０17ａｔｏｍｓ／ｃ
ｍ3 の表面がある。図４Ｄには更に図４Ｃの注入に対応
するＰ- タイプの領域２４を示している。領域２４は以
後に示すが、電線路電界（ｅｌｅｃｔｒｉｃ ｌｉｎｅ
ｆｉｅｌｄ）を改善し装置の降伏電圧を増加するよう
に装置の周辺で広がっている。更に接触子の役目を果た
すＰ+ タイプの中央領域２６も以後に示す通り取り入れ
ることができる。
【００２７】図４Ｅに示す次のステップの間、窓２８は
素子の周辺にある酸化層１４内でエッチングされてお
り、光感応レジストマスク２９が形成されている。マス
ク２９は、井戸２１、２２の内側周辺に配置された環状
のエリア内にこの薄い酸化層が見えるように、図４Ｃの
段階の間に形成された薄い酸化層を覆っている。従っ
て、Ｎタイプのドーパントは矢印３０で示すように高い
濃度で注入されている。ドーパントはエリア２８の基板
内に、しかも薄い酸化層２０を通して井戸２１、２２の
周辺エリアに直接注入されている。
素子の周辺にある酸化層１４内でエッチングされてお
り、光感応レジストマスク２９が形成されている。マス
ク２９は、井戸２１、２２の内側周辺に配置された環状
のエリア内にこの薄い酸化層が見えるように、図４Ｃの
段階の間に形成された薄い酸化層を覆っている。従っ
て、Ｎタイプのドーパントは矢印３０で示すように高い
濃度で注入されている。ドーパントはエリア２８の基板
内に、しかも薄い酸化層２０を通して井戸２１、２２の
周辺エリアに直接注入されている。
【００２８】図４Ｆに示す次の段階の間、素子は酸化環
境の中で焼きなまされるが、これにより酸化層は厚くな
り、更に新しい酸化層３２がむきだしの領域および非常
に薄い酸化層２０でコーティングされた領域の上に形成
されている。この再酸化の段階は酸化層３２の厚さがほ
ぼ１μｍになるまで続く；酸化層１４の厚さはほぼ１．
５μｍとなる。このように図４Ｆに示す構造が得られる
が、この図の中でＮ+タイプの環状領域３４は井戸の上
側の表面に形成されている（領域３４の拡散の間、井戸
２１、２２も拡散し拡大することに注意する必要があ
る）。
境の中で焼きなまされるが、これにより酸化層は厚くな
り、更に新しい酸化層３２がむきだしの領域および非常
に薄い酸化層２０でコーティングされた領域の上に形成
されている。この再酸化の段階は酸化層３２の厚さがほ
ぼ１μｍになるまで続く；酸化層１４の厚さはほぼ１．
５μｍとなる。このように図４Ｆに示す構造が得られる
が、この図の中でＮ+タイプの環状領域３４は井戸の上
側の表面に形成されている（領域３４の拡散の間、井戸
２１、２２も拡散し拡大することに注意する必要があ
る）。
【００２９】領域３４の外側の限界は井戸２２の外側の
輪郭を定める役目をする図４Ｂに記載されたマスクによ
り定められることに注意する必要がある。それ故、環状
領域３４の外側の周辺と井戸２２の外側の周辺は一様に
並べられている。これらの周辺の距離はＭＯＳトランジ
スタのチャネル領域に対応しているが、この距離は一様
に並べることにより正確に決定される。
輪郭を定める役目をする図４Ｂに記載されたマスクによ
り定められることに注意する必要がある。それ故、環状
領域３４の外側の周辺と井戸２２の外側の周辺は一様に
並べられている。これらの周辺の距離はＭＯＳトランジ
スタのチャネル領域に対応しているが、この距離は一様
に並べることにより正確に決定される。
【００３０】更に、図４Ｅの窓２８を通したＮ+ タイプ
の注入により従来のストップチャネルとして動作するＮ
+ タイプの周辺領域３６が形成される。
の注入により従来のストップチャネルとして動作するＮ
+ タイプの周辺領域３６が形成される。
【００３１】図４Ｆに示す段階の終わりには、二重拡散
垂直ＭＯＳトランジスタの半導体構造に対応した構造が
形成されている。このトランジスタは通常オフである。
前述のように、この発明の目的は通常オンのＭＯＳトラ
ンジスタ、または通常空乏型ＭＯＳトランジスタと呼ば
れるトランジスタを提示することである。この目的を達
成するため、井戸２２の周辺表面領域の導電率を変える
必要がある。これは図４Ｇに示すように環状領域３４に
対し外側である井戸２２の領域にわたり酸化層１４−３
２をエッチングすることにより行なわれる。酸化領域１
４−１は隣接した井戸が離れている基板の中央の部分に
置かれ、プレ注入薄型酸化フィルムが成長していること
が好ましい。従って矢印３６で示すようにＮタイプのド
ーパントが注入されている。
垂直ＭＯＳトランジスタの半導体構造に対応した構造が
形成されている。このトランジスタは通常オフである。
前述のように、この発明の目的は通常オンのＭＯＳトラ
ンジスタ、または通常空乏型ＭＯＳトランジスタと呼ば
れるトランジスタを提示することである。この目的を達
成するため、井戸２２の周辺表面領域の導電率を変える
必要がある。これは図４Ｇに示すように環状領域３４に
対し外側である井戸２２の領域にわたり酸化層１４−３
２をエッチングすることにより行なわれる。酸化領域１
４−１は隣接した井戸が離れている基板の中央の部分に
置かれ、プレ注入薄型酸化フィルムが成長していること
が好ましい。従って矢印３６で示すようにＮタイプのド
ーパントが注入されている。
【００３２】図４Ｈは焼きいれおよび再酸化の後に得ら
れる構造を示している。図４Ｈは図４Ａから図４ＦのＭ
ＯＳトランジスタセルの近傍の部分を拡大して示してい
る。ＭＯＳトランジスタのセルにはＰタイプの井戸２１
−２２と、Ｎ+ タイプの環状領域３４と、更に環状領域
３４の周辺と井戸２２の周辺の間に形成されたチャネル
領域の表面にＮ- タイプの領域３８とがある。このＮ-
タイプの領域３８は領域２２の導電率を変え、所要の制
限電流値Ｉｍに到達するため所要のドーピングレベルを
与えるため、十分な濃度で行なわれた注入３６から生ず
る。
れる構造を示している。図４Ｈは図４Ａから図４ＦのＭ
ＯＳトランジスタセルの近傍の部分を拡大して示してい
る。ＭＯＳトランジスタのセルにはＰタイプの井戸２１
−２２と、Ｎ+ タイプの環状領域３４と、更に環状領域
３４の周辺と井戸２２の周辺の間に形成されたチャネル
領域の表面にＮ- タイプの領域３８とがある。このＮ-
タイプの領域３８は領域２２の導電率を変え、所要の制
限電流値Ｉｍに到達するため所要のドーピングレベルを
与えるため、十分な濃度で行なわれた注入３６から生ず
る。
【００３３】制限電流の値Ｉｍは次式で表される： Ｉｍ＝μn Ｃox（Ｚ／Ｌ）（ＶT ）2 ／２ （１） ここにμn は電子の移動度、Ｃoxは酸化ゲート層４２の
単位表面当たりの静電容量、Ｚはチャネル幅、ＶT はＭ
ＯＳトランジスタの空乏スレショルド電圧でチャネル領
域３８のドーピングレベルに直接関係している。
単位表面当たりの静電容量、Ｚはチャネル幅、ＶT はＭ
ＯＳトランジスタの空乏スレショルド電圧でチャネル領
域３８のドーピングレベルに直接関係している。
【００３４】例えば、領域２２の表面濃度が１０16から
１０17ａｔｏｍｓ／ｃｍ3 ならば、注入３６は領域３８
にほぼ３×１０16から５×１０17ａｔｏｍｓ／ｃｍ3 の
ドーピングレベルを与えるように行なわれる。
１０17ａｔｏｍｓ／ｃｍ3 ならば、注入３６は領域３８
にほぼ３×１０16から５×１０17ａｔｏｍｓ／ｃｍ3 の
ドーピングレベルを与えるように行なわれる。
【００３５】Ｎタイプの空乏注入はほぼ１０20ａｔｏｍ
ｓ／ｃｍ3 であるドーピングレベルを変えることなしに
環状領域３４とオーバーラップしている。他方、Ｎタイ
プの空乏領域もエピタキシアル層１１の表面部分をオー
バーラップしており、もともとはドーピングレベルの低
い（ほぼ１０15ａｔｏｍｓ／ｃｍ3 ）このエピタキシア
ル層のドーピングレベルを前述の値まで増加させる。こ
のオーバーラップした領域は図４Ｈで３９と表示してい
る。酸化層１４の残りの部分１４−１の下に幾つかの領
域４０があるが、ここではエピタキシアル層のドーピン
グレベルは変化していない。この配置は所要の素子の降
伏電圧を改善する利点を有している。
ｓ／ｃｍ3 であるドーピングレベルを変えることなしに
環状領域３４とオーバーラップしている。他方、Ｎタイ
プの空乏領域もエピタキシアル層１１の表面部分をオー
バーラップしており、もともとはドーピングレベルの低
い（ほぼ１０15ａｔｏｍｓ／ｃｍ3 ）このエピタキシア
ル層のドーピングレベルを前述の値まで増加させる。こ
のオーバーラップした領域は図４Ｈで３９と表示してい
る。酸化層１４の残りの部分１４−１の下に幾つかの領
域４０があるが、ここではエピタキシアル層のドーピン
グレベルは変化していない。この配置は所要の素子の降
伏電圧を改善する利点を有している。
【００３６】注入および焼なましの段階が行なわれた
後、酸化の段階が行なわれ、層４２が所要のゲート絶縁
の厚さを得る条件の下で（層３５を厚くした）酸化層４
２が成長する。
後、酸化の段階が行なわれ、層４２が所要のゲート絶縁
の厚さを得る条件の下で（層３５を厚くした）酸化層４
２が成長する。
【００３７】最後の製造段階を図４Ｉに図示する。マス
キングの段階は各セルの中央領域にわたり酸化層１４、
３２、４２をコーティングするため、更にＰ+ タイプの
領域２１の上側表面およびＮ+ タイプの環状領域３４の
内側部分をエッチングするため行なわれている。その
後、メタリゼーション４４が形成される（幾つかの導電
層の堆積により可能）。同じメタリゼーション（図示し
ていない）が素子の下側表面の上に形成されている。こ
のように、元々は導電性のＶＤＭＯＳ空乏型トランジス
タに対応して、上側表面のメタリゼーションと下側表面
のメタリゼーションを有する２端子素子を直接得ること
ができるが、このメタリゼーションはソースメタリゼー
ションとゲートメタリゼーションの役目をしている。
キングの段階は各セルの中央領域にわたり酸化層１４、
３２、４２をコーティングするため、更にＰ+ タイプの
領域２１の上側表面およびＮ+ タイプの環状領域３４の
内側部分をエッチングするため行なわれている。その
後、メタリゼーション４４が形成される（幾つかの導電
層の堆積により可能）。同じメタリゼーション（図示し
ていない）が素子の下側表面の上に形成されている。こ
のように、元々は導電性のＶＤＭＯＳ空乏型トランジス
タに対応して、上側表面のメタリゼーションと下側表面
のメタリゼーションを有する２端子素子を直接得ること
ができるが、このメタリゼーションはソースメタリゼー
ションとゲートメタリゼーションの役目をしている。
【００３８】メタリゼーションでコーティングされた上
側表面および下側表面を有するこのような構造の大きな
利点は、例えばはんだ付けを通してヒートシンクの役目
をする２つの導電ウェーハの間にこの発明による素子を
取り付けることができることである。
側表面および下側表面を有するこのような構造の大きな
利点は、例えばはんだ付けを通してヒートシンクの役目
をする２つの導電ウェーハの間にこの発明による素子を
取り付けることができることである。
【００３９】交互にヒートシンクと関連を有するヒート
シンクプレートの間に取り付けられたこの素子により素
子が高温になることを制御でき、これにより安定した特
性および比較的高出力回路にこの素子を使用することが
可能となる。
シンクプレートの間に取り付けられたこの素子により素
子が高温になることを制御でき、これにより安定した特
性および比較的高出力回路にこの素子を使用することが
可能となる。
【００４０】この発明の特徴の一面によれば、空乏型チ
ャネル３８のドーピングレベルは温度が上昇した時一定
即ち電流Ｉｍを減少させるように選択されている。実際
には、Ｃox，ＺおよびＬを考慮し式（１）の微分および
Ｉｍで除算することにより、次式のように温度依存が殆
どなくなる： （ｄＩｍ／ｄＴ）・（１／Ｉｍ）＝（ｄμｎ／ｄＴ）・（１／μn ）＋２（ ｄＶT ／ｄＴ）・（１／ＶT ） （２） ここにＴは温度である。
ャネル３８のドーピングレベルは温度が上昇した時一定
即ち電流Ｉｍを減少させるように選択されている。実際
には、Ｃox，ＺおよびＬを考慮し式（１）の微分および
Ｉｍで除算することにより、次式のように温度依存が殆
どなくなる： （ｄＩｍ／ｄＴ）・（１／Ｉｍ）＝（ｄμｎ／ｄＴ）・（１／μn ）＋２（ ｄＶT ／ｄＴ）・（１／ＶT ） （２） ここにＴは温度である。
【００４１】ｄμn ／ｄＴは負、ｄＶT ／ｄＴは正であ
ることに注意する必要がある。
ることに注意する必要がある。
【００４２】所定の温度変化、例えば温度範囲が３００
Ｋから４００Ｋの範囲、または３００Ｋから４５０Ｋの
範囲に対し、ｄμn ／μn は素子の本来の特徴と独立な
値を取るが、ｄＶT ／ＶT はＶT に左右される、即ち主
にチャネル３８のドーピングレベルに左右される。次の
表に示すように、このドーピングレベルは２ｄＶT ／Ｖ
T の絶対値をほぼｄμn ／μn 以下にするためＶT が４
および６ボルト内になるように選択される。
Ｋから４００Ｋの範囲、または３００Ｋから４５０Ｋの
範囲に対し、ｄμn ／μn は素子の本来の特徴と独立な
値を取るが、ｄＶT ／ＶT はＶT に左右される、即ち主
にチャネル３８のドーピングレベルに左右される。次の
表に示すように、このドーピングレベルは２ｄＶT ／Ｖ
T の絶対値をほぼｄμn ／μn 以下にするためＶT が４
および６ボルト内になるように選択される。
【００４３】
【表１】
【００４４】実際、Ｉｍの値は温度が増加の時減少し、
素子に自己保護機能を与えることが好ましい。
素子に自己保護機能を与えることが好ましい。
【００４５】図５はこの素子の平面図で、ラインＩＶ−
ＩＶに沿った横断面図を図４Ｉに示してある。図５の平
面図には酸化層およびメタリゼーションを示していな
い。この図にはＮ+ タイプ周辺ストップチャネル領域３
６、電界分布を改善するＰ- タイプ領域３２、更に種々
のセルが示されている。図４Ｈのように、図５には接続
を行なうために使用される中央領域２６が示されてい
る。しかし、この領域はオプションでありこの発明に基
づく素子が２つのヒートシンクの間に取り付けられてい
る時は使用されない。同様に、セル（図４Ｈ、図４Ｉ）
の間に不変の基板ドーピングレベルを有する領域４０は
一般に必要なく、素子の降伏電圧を増加させたい時のみ
形成される。図５に示すそれぞれのセルは大きさが５０
×５０μｍであり、セル間の距離もほぼ５０μｍとする
ことができる。
ＩＶに沿った横断面図を図４Ｉに示してある。図５の平
面図には酸化層およびメタリゼーションを示していな
い。この図にはＮ+ タイプ周辺ストップチャネル領域３
６、電界分布を改善するＰ- タイプ領域３２、更に種々
のセルが示されている。図４Ｈのように、図５には接続
を行なうために使用される中央領域２６が示されてい
る。しかし、この領域はオプションでありこの発明に基
づく素子が２つのヒートシンクの間に取り付けられてい
る時は使用されない。同様に、セル（図４Ｈ、図４Ｉ）
の間に不変の基板ドーピングレベルを有する領域４０は
一般に必要なく、素子の降伏電圧を増加させたい時のみ
形成される。図５に示すそれぞれのセルは大きさが５０
×５０μｍであり、セル間の距離もほぼ５０μｍとする
ことができる。
【００４６】図６はこの発明による二方向電流制限素子
の概略の横断面図である。図６では、基板の上側部分は
図４Ｉに示す部分と同じで、種々の領域および層には同
じ参照番号が付けられている。更に、同じ領域と層が基
板の上側表面と対照に形成されおり、プライム符号が付
けられている。このように２端子二方向電流制限素子が
与えられるが、この素子は各極性内でＩＧＢＴ素子とし
て作用する（この特許の最後の部分に記載している）。
の概略の横断面図である。図６では、基板の上側部分は
図４Ｉに示す部分と同じで、種々の領域および層には同
じ参照番号が付けられている。更に、同じ領域と層が基
板の上側表面と対照に形成されおり、プライム符号が付
けられている。このように２端子二方向電流制限素子が
与えられるが、この素子は各極性内でＩＧＢＴ素子とし
て作用する（この特許の最後の部分に記載している）。
【００４７】図７はこの発明による電流クリッピング素
子の使用例を示している。図７において、整流ブリッジ
５０は例えば２２０ボルトの交流電圧源を通して加えら
れ、フューズ５１は交流回路内に入っている。整流ブリ
ッジ５０の直流電圧端子はコンデンサ５２と並列に負荷
回路（図示していない）に接続されている。この発明に
よる電流クリッピング回路１０は整流ブリッジの正極端
子とコンデンサ５２の負極端子の間に置かれている。
子の使用例を示している。図７において、整流ブリッジ
５０は例えば２２０ボルトの交流電圧源を通して加えら
れ、フューズ５１は交流回路内に入っている。整流ブリ
ッジ５０の直流電圧端子はコンデンサ５２と並列に負荷
回路（図示していない）に接続されている。この発明に
よる電流クリッピング回路１０は整流ブリッジの正極端
子とコンデンサ５２の負極端子の間に置かれている。
【００４８】図８に示すように、スイッチングオンの時
コンデンサ５２を通る電流は電流クリッピング回路１０
が無い場合曲線６１のように流れる、即ちほぼ４０アン
ペアまで急速に上昇し、コンデンサ５２が充電される時
低下する。この発明による素子１０を使用すると、例え
ばほぼ３アンペアの電流Ｉｍを有する曲線６２に従う調
整チャージが得られ、高いピーク電流が避けられる。こ
の例では、素子１０は端子を通し整流ブリッジ５０から
全体が直流の電圧を取ると見做される。従って、この素
子は端子を通して３００ボルトより高い電圧に耐えるよ
うに設計する必要がある。この素子用として、例えばほ
ぼ４００ボルトの値Ｖｍ（図３に関連）が選択される。
コンデンサ５２を通る電流は電流クリッピング回路１０
が無い場合曲線６１のように流れる、即ちほぼ４０アン
ペアまで急速に上昇し、コンデンサ５２が充電される時
低下する。この発明による素子１０を使用すると、例え
ばほぼ３アンペアの電流Ｉｍを有する曲線６２に従う調
整チャージが得られ、高いピーク電流が避けられる。こ
の例では、素子１０は端子を通し整流ブリッジ５０から
全体が直流の電圧を取ると見做される。従って、この素
子は端子を通して３００ボルトより高い電圧に耐えるよ
うに設計する必要がある。この素子用として、例えばほ
ぼ４００ボルトの値Ｖｍ（図３に関連）が選択される。
【００４９】この発明の図示した実施態様による素子の
２つの特別な特徴に注意する必要がある： −厚い酸化層におけるチャネルの長さを決定するマスク
の配列で、従来のＭＯＳトランジスタでは、この配列の
マスクはゲートメタリゼーションから形成されている
（“メタリゼーション”は多結晶シリコンとなる）； −独立したゲートおよびソースメタリゼーションの使用
で、従来のＭＯＳトランジスタではトランジスタがゲー
トとソースが相互接続された回路に使用されている時で
も２つの異なったメタリゼーションが使用されている。
２つの特別な特徴に注意する必要がある： −厚い酸化層におけるチャネルの長さを決定するマスク
の配列で、従来のＭＯＳトランジスタでは、この配列の
マスクはゲートメタリゼーションから形成されている
（“メタリゼーション”は多結晶シリコンとなる）； −独立したゲートおよびソースメタリゼーションの使用
で、従来のＭＯＳトランジスタではトランジスタがゲー
トとソースが相互接続された回路に使用されている時で
も２つの異なったメタリゼーションが使用されている。
【００５０】当業者に明らかなように、種々の変更が前
述の開示した実施態様、特に使用されるドーパントおよ
びメタリゼーション材料の特性に対し行なわれる。同様
に、ドーピングレベル、セルおよび素子の大きさは所要
特性の関数として選択される。当業者は使用するケーシ
ングのタイプを所要熱放射特性の関数として選択するこ
とができる。
述の開示した実施態様、特に使用されるドーパントおよ
びメタリゼーション材料の特性に対し行なわれる。同様
に、ドーピングレベル、セルおよび素子の大きさは所要
特性の関数として選択される。当業者は使用するケーシ
ングのタイプを所要熱放射特性の関数として選択するこ
とができる。
【００５１】更に、前述において、この発明による素子
１０は相互接続されたゲートとソースのＶＤＭＯＳタイ
プのトランジスタであると記載できる。周知のように、
ＩＧＢＴ即ちドーピングの高い後方の表面を有している
が垂直ＭＯＳトランジスタと同じ構造を持ち、ドーピン
グのタイプが基板と反対であり、例えばＰ+ タイプの基
板においてＮタイプのエピタキシアル成長から得られる
素子は垂直ＭＯＳトランジスタと同じ動作特性を有して
いる。種々のドーピングレベルとセルの大きさが最適で
あれば、ＩＧＢＴに対しては、電流−電圧の値はＶＤＭ
ＯＳトランジスタに対して得られる値と非常に近いが、
通常の動作条件では抵抗値が低減されている。この特性
は高電圧装置に対し特に有利であるが、これはエピタキ
シアル層の抵抗が導通状態で無視できない程度の抵抗を
示すからである（図３に示す値Ｖｍより低い値に対
し）。
１０は相互接続されたゲートとソースのＶＤＭＯＳタイ
プのトランジスタであると記載できる。周知のように、
ＩＧＢＴ即ちドーピングの高い後方の表面を有している
が垂直ＭＯＳトランジスタと同じ構造を持ち、ドーピン
グのタイプが基板と反対であり、例えばＰ+ タイプの基
板においてＮタイプのエピタキシアル成長から得られる
素子は垂直ＭＯＳトランジスタと同じ動作特性を有して
いる。種々のドーピングレベルとセルの大きさが最適で
あれば、ＩＧＢＴに対しては、電流−電圧の値はＶＤＭ
ＯＳトランジスタに対して得られる値と非常に近いが、
通常の動作条件では抵抗値が低減されている。この特性
は高電圧装置に対し特に有利であるが、これはエピタキ
シアル層の抵抗が導通状態で無視できない程度の抵抗を
示すからである（図３に示す値Ｖｍより低い値に対
し）。
【００５２】この発明の１つの特別な実施態様について
記載したが、種々の変形、変更および改善が当業者には
容易に考えられるであろう。これらの変形、変更および
改善はこの開示の一部であり、この発明の内容および範
囲内である。更に、前述の記載は一例であり、これによ
り制限されない。
記載したが、種々の変形、変更および改善が当業者には
容易に考えられるであろう。これらの変形、変更および
改善はこの開示の一部であり、この発明の内容および範
囲内である。更に、前述の記載は一例であり、これによ
り制限されない。
【図１】直列電流制限素子の従来の回路
【図２】空乏型ＭＯＳトランジスタタイプの電流制限素
子を含む回路
子を含む回路
【図３】空乏型ＭＯＳトランジスタタイプの素子の電流
−電圧曲線
−電圧曲線
【図４】製造段階におけるこの発明の素子の横断面図
【図５】この発明による素子の部分的な平面図
【図６】この発明による二方向電流制限素子の概略的な
横断面図
横断面図
【図７】この発明による素子の応用例
【図８】図７の回路の動作を説明する電流タイミング図
１ 電流制限素子 １０ 電流制限素子 １１ ドーピングの低い層 １２ ドーピングの高い基板 １４ 酸化層 １５ 窓 ２０ 薄い酸化層 ２１ ドーピングの高いＰ+ タイプの中央領域 ２２ ドーピングの低いＰタイプの周辺領域 ２４ Ｐ- タイプの領域 ２６ Ｐ+ タイプの中央領域 ２８ 窓 ２９ マスク ３２ 酸化層 ３４ Ｎ+ タイプの環状領域 ３５ 薄い酸化フィルム ３８ Ｎ- タイプの領域 ４２ 酸化層 ４４ メタリゼーション ５０ 整流ブリッジ ５１ フューズ ５２ コンデンサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9055−4Ｍ Ｈ０１Ｌ 29/78 ３２１ Ｘ (72)発明者 フィリップ レチュルク フランス国， 31650 オージエル， コ ート ドージエル 73番地 (72)発明者 ジャン ジャラド フランス国， 31320 カスタヌ トラサ ン， リユー ディ ラファージェ （番 地なし) (72)発明者 ジャン−ルイ サンシェ フランス国， 31750 エスカルケン， シュマン デュ ペシ 92番地
Claims (10)
- 【請求項１】 二重拡散垂直（ＶＤＭＯＳ）タイプの垂
直空乏型ＭＯＳまたはＩＧＢＴトランジスタを有し、前
記トランジスタのソースおよびゲートが１つのメタリゼ
ーションから構成されている２端子電流クリッピング素
子。 - 【請求項２】 次のものを有する２端子電流制限素子： （１）一番目の導電率の基板（１１）； （２）基板の上側表面に形成された二番目の導電率の分
離井戸（２１、２２）； （３）各々の井戸に高いドーピングレベルを有する一番
目の導電率の一番目の環状領域（３４）； （４）一番目の環状領域の外側周辺部分と各々の井戸の
周辺部分との間に低いドーピングレベルを有する一番目
の導電率の二番目の浅い環状領域（３８）； （５）二番目の環状領域の上にあり、更に井戸の間の基
板の表面部分の上にある絶縁層（４２）； （６）素子の上側表面をコーティングする一番目のメタ
リゼーション（４４）； （７）素子の下側表面をコーティングする二番目のメタ
リゼーション。 - 【請求項３】 更に次のものから成る請求項２に記載の
２端子素子： （１）一番目の導電率でありドーピングが高い一番目の
周辺領域（３６）； （２）基板中のある面積により一番目の周辺領域から分
離されている二番目の周辺内側領域（２４）で、前記の
二番目の領域は二番目の導電率から成りドーピングレベ
ルが低い。 - 【請求項４】 導電率が二番目のタイプでドーピングが
高い中央領域（２６）を有する請求項２に記載の２端子
素子。 - 【請求項５】 それぞれの井戸の中央領域（２１）が周
辺部分（２２）より高くドーピングされている請求項２
に記載の２端子素子。 - 【請求項６】 素子の低い表面の上に同一の井戸と領域
と層とを有し、これにより二方向電流制限素子を構成す
る請求項２に記載の２端子素子。 - 【請求項７】 ２つのヒートシンクの間ではんだ付けさ
れている請求項１から６のいずれかの２端子素子。 - 【請求項８】 次の各ステップを有し一番目の導電率の
基板（１１）内に請求項２に記載の２端子素子を製造す
る方法： （１）一番目のマスクを通し、二番目の導電率の井戸
（２１、２２）を形成すること； （２）前記の井戸のそれぞれの中に、一番目のマスクお
よび付加マスク（２９）を使用して二番目の導電率の環
状領域（３４）を形成すること； （３）井戸（２１、２２）の外側部分と環状部分（３
４）の間にあるそれぞれの井戸の周辺部分をカバーしな
い三番目のマスクを使用し、前記の周辺領域の導電率を
変化させるため一番目の導電率のドーパントを注入する
こと； （４）ゲートを絶縁するため所定の厚さを有する酸化層
を成長させること； （５）それぞれの井戸の中央部分の上に各環状領域の内
側部分を有し酸化層をエッチングすること； （６）メタリゼーション（４４）を形成すること； （７）後方表面の上にメタリゼーションを形成するこ
と。 - 【請求項９】 前記の三番目のマスクが隣接井戸の間に
ある基板の中間の面積を保護する部分（１４−１）を有
する請求項８に記載の方法。 - 【請求項１０】 制限電流が温度の関数としてほぼ一定
値を有するように一番目の導電率のドーパントのドーピ
ングレベルが選択されており、環状領域の長さが前記の
制限電流に対し所要の値を得るように選択されている請
求項８に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9305886A FR2705173B1 (fr) | 1993-05-10 | 1993-05-10 | Composant limiteur de courant serie. |
| FR9305886 | 1993-05-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774357A true JPH0774357A (ja) | 1995-03-17 |
Family
ID=9447179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6111760A Withdrawn JPH0774357A (ja) | 1993-05-10 | 1994-04-28 | 電流制限回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5956582A (ja) |
| EP (1) | EP0624943B1 (ja) |
| JP (1) | JPH0774357A (ja) |
| DE (1) | DE69425397T2 (ja) |
| FR (1) | FR2705173B1 (ja) |
Families Citing this family (12)
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|---|---|---|---|---|
| DE69734982D1 (de) * | 1997-10-24 | 2006-02-02 | St Microelectronics Srl | Verfahren zur Integration von MOS-Technologie-Bauelementen mit unterschiedlichen Schwellenspannungen in demselben Halbleiterchip |
| US6448160B1 (en) | 1999-04-01 | 2002-09-10 | Apd Semiconductor, Inc. | Method of fabricating power rectifier device to vary operating parameters and resulting device |
| US6624030B2 (en) | 2000-12-19 | 2003-09-23 | Advanced Power Devices, Inc. | Method of fabricating power rectifier device having a laterally graded P-N junction for a channel region |
| DE10135168A1 (de) * | 2001-07-19 | 2003-02-13 | Bosch Gmbh Robert | Vorrichtung zum Schutz elektronischer Bauelemente |
| US6515330B1 (en) | 2002-01-02 | 2003-02-04 | Apd Semiconductor, Inc. | Power device having vertical current path with enhanced pinch-off for current limiting |
| US8148748B2 (en) | 2007-09-26 | 2012-04-03 | Stmicroelectronics N.V. | Adjustable field effect rectifier |
| US8633521B2 (en) | 2007-09-26 | 2014-01-21 | Stmicroelectronics N.V. | Self-bootstrapping field effect diode structures and methods |
| EP2232559B1 (en) | 2007-09-26 | 2019-05-15 | STMicroelectronics N.V. | Adjustable field effect rectifier |
| US8643055B2 (en) | 2007-09-26 | 2014-02-04 | Stmicroelectronics N.V. | Series current limiter device |
| TWI381455B (zh) | 2008-04-22 | 2013-01-01 | Pfc Device Co | 金氧半ｐ－ｎ接面二極體結構及其製作方法 |
| CN102760754B (zh) * | 2012-07-31 | 2015-07-15 | 杭州士兰集成电路有限公司 | 耗尽型vdmos及其制造方法 |
| CN107359119B (zh) * | 2016-05-09 | 2020-07-14 | 北大方正集团有限公司 | 一种超结功率器件及其制造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3603811A (en) * | 1969-12-09 | 1971-09-07 | American Optical Corp | Two-terminal bipolar self-powered low current limiter |
| US4303935A (en) * | 1977-12-13 | 1981-12-01 | Robert Bosch Gmbh | Semiconductor apparatus with electrically insulated heat sink |
| US4148047A (en) * | 1978-01-16 | 1979-04-03 | Honeywell Inc. | Semiconductor apparatus |
| JPS5553462A (en) * | 1978-10-13 | 1980-04-18 | Int Rectifier Corp | Mosfet element |
| JPS58100460A (ja) * | 1981-12-11 | 1983-06-15 | Hitachi Ltd | 縦形ｍｏｓ半導体装置 |
| JPS61137368A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | 半導体装置 |
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