JPS58100460A - 縦形ｍｏｓ半導体装置 - Google Patents

縦形ｍｏｓ半導体装置

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JPS58100460A
JPS58100460A JP56198543A JP19854381A JPS58100460A JP S58100460 A JPS58100460 A JP S58100460A JP 56198543 A JP56198543 A JP 56198543A JP 19854381 A JP19854381 A JP 19854381A JP S58100460 A JPS58100460 A JP S58100460A
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Japan
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JP56198543A
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Mitsuo Sato
佐藤　満夫
Kazutoshi Ashikawa
和俊 芦川
Tetsuo Iijima
哲郎 飯島
Hideaki Kato
秀明 加藤
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
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    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明紘縦形パワー用Ｍｏ１１１テ（金ｌＩ４ｍ１化物
半導体磁界効果トランジスタ）Ｋおける高耐圧化技術に
関する。
モータ制御など電力スイッチングや超音波応用機器の出
力用に使われている縦形ＭＯ８Ｆｌ’ｒにおいてはプレ
ーナ耐圧の向上が重ｌ！諌亀となっている。
例えに耐圧４５ｏｖ級の滅チャネル縦形パワーＭＯ８ν
＊テでは、第１図に示すようＫＭＯＩ素子（Ｐウニ＃３
．Ｎ＋ンーヌ番、ＩＩ！！嶽ゲート６）の形成されたＮ
″′″基板２周辺部ｆｉ＠ＫＰウェル９を設けてこれに
ソースと接続するムｔｔｉｉ＊ｓｔ抵抗接触させ、周辺
ｓｅ縁誤上にフィールドグレート８ａとして延在させ、
Ｔｏるいは図示されないかさらに外−の翼−基板周辺部
１ｍ！面にｐＨｉｌｌからなるフイールドリミテイング
リングを設けることによって周辺部での電界集中をなく
すことが提案されている。この場ａ高片抵抗Ｎ−基＆２
の比抵抗を大きくし又は厚さを厚くして高耐圧を図るこ
とには間馳がある。すなわち、プレーナ耐圧はＰウェル
の仮散深さに依存するがＮ−基板を厚くし、Ｐウェルを
深く形成した場合、同じ深さｔもつＭＯＳＦＥＴのチャ
ネル部が形成式れるＰウェルの横方向の寸法が大きくな
るため、ＭＯ８Ｆｉｉｉ’ｒのセル密度向上、性能向上
の要求と相反する結果となる。
本発明は上ｒした点Ｋかんがみてなされたものであり、
ＭＯＳＦＥＴとプレーナダイオードの組縫せにより縦形
Ｍｏ８Ｆ］Ｉｉ丁の制耐汁化と同時に図ることを目的と
するものでるる。
礪２図は本発明によるＮチャネル縦形ＭＯ８７ＩＴの原
理的構造を示す陀面図でめる。
この縦形ＭＯＢ’ＰＥＴは、低抵抗Ｎ＋型８１基板１と
その上に形成された高抵抗Ｎ　　８１基板２ｔドレイン
とし、Ｎ”−Ｂｉ基＆２の表圓の一部にＰウェル３ｔ−
形成してこのＰウェル３の表面の一部にＮ　＠域４を設
けてソースとし、ソース・ドレイン間のＰウェル表面上
に絶縁膜５を介してケート電極６を設け、このゲートへ
の電圧印加によってＰウェル表面（チャネル部）３１の
ソース・ドレイン璽ｒｌｌｒ、を制御するＭｏ１１１丁
素子を構成するものであって、Ｈ−基板表面において上
記ＭＯ８ＰＫＴ隼子のＰウェルの外１１に第２０Ｐウエ
ル９を設け、このＰウェル９に抵抗接触し、ソース電極
と接続するＡ７編８１周辺（フィールド）部のＩｔ！縁
映（ＥＩＬＯＩ膜）ｌＯの上に延在させてフィールド・
グレート８ＩＬとなし、このフィールドプレートのさら
に外純の周辺部の基板表面に＠２のＰウェル１１をリン
グ状に設けてフィールトリｉナイングリングとする。こ
れら第２０Ｐウエル９と第３のＰウェルｌ’ｌはＭＯ８
１ＦＩ？素子をつくるＰウェル３よりも深く形成する。
父、第２のＰウェル９と１ｇ３のＰウェル１１はＭｏｓ
’ｌＮ’！ｆＩｌａするＰウェル３よりも低不純物ａｔ
とする。
第３図（ａ）〜（ホ）は上記縦形ＮチャネルＭＯ１ｉｉ
Ｆ］ＣＴｔ−祷る製造プロセスの実施鉤を各工程図によ
り示すものである。
（ａ）　　Ｎ＋リド一層８１基板を用意する。これはＮ
＋基［１の上にジ一層２をエピタキシャル成長するか、
又はＮ一層２を基板としてＮ　拡散によりＮ廖１を形成
するものでるる。上層のＮ一層２の表ｒＭＫ酸化狭（８
１０，）１６ｔマスクとして゛周辺部のＰウェル（ベー
ス）ｌ：Ｐウェル（フィールド・すｉティング・リング
）１１形成のためＢ（ボロｙ＞を深く（約３０μｍ）か
つ、低濃度（不純物濃［Ｍ　：　２　Ｘ　１０　　ａｔ
ｏｍ！Ｉ　／　ｃｄ）にイオン打込みし拡散する。
（１））　　Ｍ　ＯＳ　Ｆ　Ｋ　Ｔのチャネル部となる
Ｐウェル３形成のためＢｔ−高濃度（ＩＸＩＯ’マｃＩ
Ｒ−”）に打込み拡散する、このＰウェル３のＢイオン
打込みは深い部分と浅い部分（チャネル部）との２四に
分けて行ない、深い中央部分の拡散深さは１８μｍ機友
とする。
（６）　　周辺ｓＫ厚い酸化＆（３μｓ４！［）１ｏｔ
のこし、ＭＯ８素子儂域０表ｒｋ１酸化験ｔいったんエ
ッチ除去し、ゲート酸化により１ＩＩｉ瞭化＆５會生成
する。次いでボＩＪ　８１層６を形成し、ソース拡散の
ためのホトエッチを行ない、ポリ８１層６ｔマスクとし
てＡｓ（ヒ素）父はＰ（リン）をデポジット・拡散し、
Ｎ　ソース４を自己整合的に形成するとともにポリ８１
ゲート６の低比低化を来す。父、基板用縁部にアニエー
ラーリ／グのためのＮ＋層１２を形成する。
（Ｑ　全面に層間絶縁膜７として例えばｐｓｅ（リンシ
リケートガラス）をデポジットし、Ｎ　ソース及びＰウ
ェル３，９の一部をコンタクトホトエッチにより窓開し
、ムＩＮＭ、ホトエッチによりソース電極と周辺Ｐウェ
ル９ｔ＊綬し、一部は周辺方向へ絶縁膜上に延びるフィ
ールドプレー）８ａとな・るムｌ膜８と基板周縁部のア
二二一うリング１３とを形成する。なお、Ｎ　基板の反
対主面にドレイン［極１４となる金属（ムＵ等）を形成
する。
以上実Ｊ１ガで述べた縦形ＭＯ８７ｍ丁の構造によれは
、ＭＯ８素子の一辺に設けたＰウェル９゜１１はＭＯｓ
１ｇ子のＰウェル碍よりも深くかつ低Ｓｔに形成される
ことにより周辺部の降伏電圧をより高くすることができ
る。第２図においてＰＨｍ＆よりの空乏層の延びの形繍
？破＃１５により示している。一方ＭＯ８素子部のＰウ
ェル（チャネル部）は比較的高濃度としてＰＩ接会の段
差を少なくすることでプレーナ耐圧？高くする゛ことが
できる。又、フィールドプレートを設けることにより空
乏層の延び倉制御し高耐圧化が一層容易である。このよ
うな構成によれは、高耐圧パワーＭｏｓｙｇテとして特
に８００ｖ級乃至それ以上の高耐圧パワーＭＯ８Ｐｍ丁
として有効である。又、ＭＯｓ素子伽域においてはＰウ
ェルを浅い拡散で構成でき、倣小寸法にして高性能のＭ
ＯＥｉ？兄Ｔｔ提供できる。
本発明は高耐圧ＭＯ８１ＦＥＴ％特にモータ制御用、ス
イッチングレギエレータ用、あるいは偏向用のパワーＭ
Ｏ８半導体装１ｒＫ適用して有効である。
【図面の簡単な説明】
第１図は縦形ＭＯ８１ＦＫ’ｌ’の構４に示す断面図、
第２図は本発明による縦形ＭＯ８ｍ！１７の原理的構造
を示す断面図である。第３図−）〜（句は本発明による
縦形ＭＯ８Ｆ］ｌ！Ｔの製造プロセスの一例を示す工種
断面図である。 ｌ・・・Ｎ＋８１基板、２・・・Ｍ−８Ｌ　（叡）基板
。 ３・・・Ｐウェル、３已・・・チャネル部、４・・・Ｎ
　ドレイン、５・・・絶縁膜、６・・・ポリ８１ゲート
、７・・・層間絶縁膜、８−　ソースムｌ電極、８ａ・
・・フィールドフレート、９・・・Ｐウェル（ベース）
、ｉｏ・・・絶［１１，１１・・・Ｐウェル（フィール
ドリミテイングリング）、１２・・・Ｎ＋層、１３・・
・アニエーラリング、１４・・・ドレイン電極、１５・
・・空乏層１−１られす破耐。 第　　１　　図 第　　２　　図 第　　３　　図

Claims (1)

  1. 【特許請求の範囲】 １、表面層が高比抵抗の第１導璽型牛導体基体をドレイ
    ンとし、該基体表面の一部にＩＩＩの第２導電ｍ拳域を
    形成してこの第２導電型佃域表°面の−ｓＫ第１導電ｆ
    ｉｌｌ＠域を設けてソースとし、ソース・ドレイン関の
    謳２専電ｔＩｌ惨域上に飴縁躾を介してゲート電ｍｔ設
    け、ゲートへの電圧印加によって前記第２導電型伽域表
    面のソース・ドレイン電流−制御するＭＯ８電界効果半
    導体素子を有するもので６って、上記ＭＯａ牛導体素子
    の外−周辺の牛導体基板費面に＠２の１１２導電型領域
    を形成しこの伽域と前記ＭＯ！１ｇ子のソース電極とを
    導体層により１ｌａＬ；　１らに外鍔周辺の牛導体基板
    表向にｌ１ｌＥ３の８ｇ２導電型領域を第２の第２導電
    型領域と１ｌｌｉｌｌｉｌｌして形成し、これら纂２及
    び編３の第２導電ｍ拳域Ｉｆｔ第１の第２尋電型匍域よ
    りも深く、かつ駄不ｌ＃１ＩＩｄＩＩＩ＃Ｉｌ直智域と
    して形成したことｔ物像とする縦形ＭＯａ牛導体装置。 ２、第２の１ｇ２導電型−城とソース電極とｔ’接縁絞
    る導体層は基板周辺上の絶縁繰上に延在させる特許請求
    の範自第１ＪＪＩＫ記載の縦形Ｍｏ１ｌ半導体ｆ！雪。
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