JPH0774618A - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
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- JPH0774618A JPH0774618A JP5238985A JP23898593A JPH0774618A JP H0774618 A JPH0774618 A JP H0774618A JP 5238985 A JP5238985 A JP 5238985A JP 23898593 A JP23898593 A JP 23898593A JP H0774618 A JPH0774618 A JP H0774618A
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- logic
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Abstract
(57)【要約】
【目的】 低電圧電源で動作し、データ信号が単相信
号でも動作可能であり、波形特性も良好になったＥＣＬ
回路を提供する。 【構成】 第１ＥＣＬ回路で第１の論理レベルを得、
第１のＥＣＬ回路にレベルシフト用抵抗および安定化容
量を付加して構成した第２のＥＣＬ回路により第２の論
理レベルを得る。第１の論理レベルと第２の論理レベル
の関係は、両論理レベルの低レベルが等しく、且つ第１
の論理レベルの高レベルが第２の論理レベルの高レベル
より第２の論理レベルの振幅の半分程度高い。
号でも動作可能であり、波形特性も良好になったＥＣＬ
回路を提供する。 【構成】 第１ＥＣＬ回路で第１の論理レベルを得、
第１のＥＣＬ回路にレベルシフト用抵抗および安定化容
量を付加して構成した第２のＥＣＬ回路により第２の論
理レベルを得る。第１の論理レベルと第２の論理レベル
の関係は、両論理レベルの低レベルが等しく、且つ第１
の論理レベルの高レベルが第２の論理レベルの高レベル
より第２の論理レベルの振幅の半分程度高い。
Description
【０００１】
【産業上の利用分野】本発明は、低電圧化を図ったＥＣ
Ｌ（Emitter-Coupled Logic ）回路に関するものであ
る。
Ｌ（Emitter-Coupled Logic ）回路に関するものであ
る。
【０００２】
【従来の技術】従来のＥＣＬ回路の電源電圧（−ＶEE）
は、−４．５Ｖあるいは−５．２Ｖ等が標準であった
が、ＬＳＩの低消費電力化、低電圧化等の要求のなか
で、低電圧化回路の検討が積極的に行われている。
は、−４．５Ｖあるいは−５．２Ｖ等が標準であった
が、ＬＳＩの低消費電力化、低電圧化等の要求のなか
で、低電圧化回路の検討が積極的に行われている。
【０００３】図８の（ａ）、（ｂ）にその代表的な例と
して、ＶEE＝−１．５Ｖで動作する低電圧化ＥＣＬ回路
の構成（B.Razavi et al., ^ Low Voltage Techniques
forHigh Speed Digital Bipolar Circuits, "Dig.Tech.
Papers,1993 Sympo.on VLSICircuit,pp.31-32）を示
す。
して、ＶEE＝−１．５Ｖで動作する低電圧化ＥＣＬ回路
の構成（B.Razavi et al., ^ Low Voltage Techniques
forHigh Speed Digital Bipolar Circuits, "Dig.Tech.
Papers,1993 Sympo.on VLSICircuit,pp.31-32）を示
す。
【０００４】この構成法の第１の特徴は、図８の（ａ）
の右側に示すタイプ１の信号（論理レベル）と（ｂ）の
右側に示すタイプ２の信号（論理レベル）の２種類の信
号を使用することである。両信号の論理レベルの関係
は、論理振幅が等しく、タイプ１の信号の論理レベルが
タイプ２の信号の論理レベルより論理振幅の半分程度高
電位側にシフトしている。
の右側に示すタイプ１の信号（論理レベル）と（ｂ）の
右側に示すタイプ２の信号（論理レベル）の２種類の信
号を使用することである。両信号の論理レベルの関係
は、論理振幅が等しく、タイプ１の信号の論理レベルが
タイプ２の信号の論理レベルより論理振幅の半分程度高
電位側にシフトしている。
【０００５】この図８の例では、（ａ）に示すタイプ１
の信号の論理レベルの高レベルがグランドレベル、低レ
ベルが−４００ｍＶ、（ｂ）に示すタイプ２の信号の論
理レベルの高レベルが−２００ｍＶ、低レベルが−６０
０ｍＶであり、このタイプ２の信号の論理レベルは後記
するシフト用の抵抗によりシフトして発生させている。
の信号の論理レベルの高レベルがグランドレベル、低レ
ベルが−４００ｍＶ、（ｂ）に示すタイプ２の信号の論
理レベルの高レベルが−２００ｍＶ、低レベルが−６０
０ｍＶであり、このタイプ２の信号の論理レベルは後記
するシフト用の抵抗によりシフトして発生させている。
【０００６】タイプ１の信号の論理レベルを得るための
（ａ）のＥＣＬ回路は、エミッタ共通接続で差動対を構
成するトランジスタＱ1 、Ｑ2 、両トランジスタＱ1 、
Ｑ2のエミッタと低電位側電源ＶEEとの間に接続され定
電流源として働く抵抗ＲCS 1、トランジスタＱ1 、Ｑ2
のコレクタとグランド間に接続した同値の負荷抵抗
ＲL1、ＲL2からなる。
（ａ）のＥＣＬ回路は、エミッタ共通接続で差動対を構
成するトランジスタＱ1 、Ｑ2 、両トランジスタＱ1 、
Ｑ2のエミッタと低電位側電源ＶEEとの間に接続され定
電流源として働く抵抗ＲCS 1、トランジスタＱ1 、Ｑ2
のコレクタとグランド間に接続した同値の負荷抵抗
ＲL1、ＲL2からなる。
【０００７】タイプ２の信号の論理レベルを得るための
（ｂ）のＥＣＬ回路は、エミッタ共通接続で差動対を構
成するトランジスタＱ3 、Ｑ4 、両トランジスタＱ3 、
Ｑ4のエミッタと低電位側電源ＶEEとの間に接続され定
電流源として働く抵抗ＲCS 2（＝ＲCS 1 ）、トランジス
タＱ3 、Ｑ4 のコレクタとグランド間に接続された同値
の負荷抵抗ＲL3、ＲL4（＝ＲL1、ＲL2）、論理レベルの
シフト用の抵抗ＲSH 1からなる。
（ｂ）のＥＣＬ回路は、エミッタ共通接続で差動対を構
成するトランジスタＱ3 、Ｑ4 、両トランジスタＱ3 、
Ｑ4のエミッタと低電位側電源ＶEEとの間に接続され定
電流源として働く抵抗ＲCS 2（＝ＲCS 1 ）、トランジス
タＱ3 、Ｑ4 のコレクタとグランド間に接続された同値
の負荷抵抗ＲL3、ＲL4（＝ＲL1、ＲL2）、論理レベルの
シフト用の抵抗ＲSH 1からなる。
【０００８】次に第２の特徴は、全ての信号が差動信号
を前提としていることである。
を前提としていることである。
【０００９】また、このような図８の（ａ）、（ｂ）に
示すＥＣＬ回路は、定電流源が抵抗ＲCS 1 、ＲCS 2 のみ
の簡素な構成であることから、この部分に必要とされる
電圧を小さく抑えることができ、低電圧化を促進してい
る。
示すＥＣＬ回路は、定電流源が抵抗ＲCS 1 、ＲCS 2 のみ
の簡素な構成であることから、この部分に必要とされる
電圧を小さく抑えることができ、低電圧化を促進してい
る。
【００１０】以上の構成法においてシフト用抵抗ＲSH 1
で発生する電圧をＶRSH1、トランジスタＱ3 又はＱ4 の
オン電圧をＶBE、抵抗ＲCS 2 で発生する電圧をＶRCS2と
すると、電源電圧ＶEEは以下の条件を満たす必要があ
る。 ＶEE＜−ＶRSH1−ＶBE−ＶRCS2 従って、ＶRSH2＝２００ｍＶ、ＶBE＝９００ｍＶ、Ｖ
RCS2＝４００ｍＶとすると、ＶEE＝１．５Ｖ程度の低電
圧化が可能となる。
で発生する電圧をＶRSH1、トランジスタＱ3 又はＱ4 の
オン電圧をＶBE、抵抗ＲCS 2 で発生する電圧をＶRCS2と
すると、電源電圧ＶEEは以下の条件を満たす必要があ
る。 ＶEE＜−ＶRSH1−ＶBE−ＶRCS2 従って、ＶRSH2＝２００ｍＶ、ＶBE＝９００ｍＶ、Ｖ
RCS2＝４００ｍＶとすると、ＶEE＝１．５Ｖ程度の低電
圧化が可能となる。
【００１１】また、本構成では、低電圧化の観点から、
従来の縦積による論理の実現は行わずに、横に展開する
ことによって複雑な論理を実現する。この動作を説明す
るために、データラッチ（以下では、「Ｄラッチ」と呼
ぶ。）回路の構成を図９に示す。
従来の縦積による論理の実現は行わずに、横に展開する
ことによって複雑な論理を実現する。この動作を説明す
るために、データラッチ（以下では、「Ｄラッチ」と呼
ぶ。）回路の構成を図９に示す。
【００１２】この図９では、エミッタ共通接続で差動対
を構成するトランジスタＱ5 、Ｑ6がデータ書込みスイ
ッチ、エミッタ共通接続で別の差動対を構成するトラン
ジスタＱ7 、Ｑ8 がデータの保持スイッチ、トランジス
タＱ9 、Ｑ1 0がクロック信号ＣＬＫ用である。なお、Ｒ
L5、ＲL6は負荷抵抗、ＲSH 2 はシフト用抵抗、ＲCS 3、
ＲCS 4 は定電流源用抵抗である。また、ＣＬＫ、反転Ｃ
ＬＫは図８の（ａ）のＥＣＬ回路で得られるタイプ１の
差動信号（０Ｖ、−４００ｍＶ）であり、Ｄ、反転Ｄは
図８の（ｂ）のＥＣＬ回路で得られるタイプ２の差動信
号（−２００ｍＶ、−６００ｍＶ）である。
を構成するトランジスタＱ5 、Ｑ6がデータ書込みスイ
ッチ、エミッタ共通接続で別の差動対を構成するトラン
ジスタＱ7 、Ｑ8 がデータの保持スイッチ、トランジス
タＱ9 、Ｑ1 0がクロック信号ＣＬＫ用である。なお、Ｒ
L5、ＲL6は負荷抵抗、ＲSH 2 はシフト用抵抗、ＲCS 3、
ＲCS 4 は定電流源用抵抗である。また、ＣＬＫ、反転Ｃ
ＬＫは図８の（ａ）のＥＣＬ回路で得られるタイプ１の
差動信号（０Ｖ、−４００ｍＶ）であり、Ｄ、反転Ｄは
図８の（ｂ）のＥＣＬ回路で得られるタイプ２の差動信
号（−２００ｍＶ、−６００ｍＶ）である。
【００１３】この図９の回路では、クロック信号ＣＬＫ
が低レベルのとき、差動対トランジスタＱ5 、Ｑ6 がオ
ン、差動対トランジスタＱ7 、Ｑ8 がオフとなり、逆に
クロック信号ＣＬＫが高レベルのとき、差動対トランジ
スタＱ5 、Ｑ6 がオフ、差動対トランジスタＱ7 、Ｑ8
がオンとなる。
が低レベルのとき、差動対トランジスタＱ5 、Ｑ6 がオ
ン、差動対トランジスタＱ7 、Ｑ8 がオフとなり、逆に
クロック信号ＣＬＫが高レベルのとき、差動対トランジ
スタＱ5 、Ｑ6 がオフ、差動対トランジスタＱ7 、Ｑ8
がオンとなる。
【００１４】従って、クロック信号ＣＬＫが低レベルの
ときにデータ書込み動作を行い、高レベルのときデータ
保持動作を行う。すなわち、ラッチ動作が可能となる。
ときにデータ書込み動作を行い、高レベルのときデータ
保持動作を行う。すなわち、ラッチ動作が可能となる。
【００１５】
【発明が解決しようとする課題】以上述べたように、図
８の低電圧化構成は、ＶEE＝−１．５Ｖ程度の低電圧で
動作し、また縦積論理を横に展開する図９に示す構成に
より、複雑な論理を実現できるという利点を有するが、
同時に以下の問題点も有する。
８の低電圧化構成は、ＶEE＝−１．５Ｖ程度の低電圧で
動作し、また縦積論理を横に展開する図９に示す構成に
より、複雑な論理を実現できるという利点を有するが、
同時に以下の問題点も有する。
【００１６】第１の問題点は、信号が全て差動信号であ
る必要があり、大規模集積回路に適用する場合に配線チ
ャンネルが２倍になり、配線領域面積が増大し、ひいて
はチップ面積の増加を招く点である。また、差動信号は
現状の配置配線ＣＡＤでは扱難い。
る必要があり、大規模集積回路に適用する場合に配線チ
ャンネルが２倍になり、配線領域面積が増大し、ひいて
はチップ面積の増加を招く点である。また、差動信号は
現状の配置配線ＣＡＤでは扱難い。
【００１７】第２の問題点は、レベルシフト用抵抗と差
動対のスイッチングノイズによって波形劣化が発生し、
高速性、耐ノイズ性が劣化することである。
動対のスイッチングノイズによって波形劣化が発生し、
高速性、耐ノイズ性が劣化することである。
【００１８】本発明の目的は、上記した問題点に鑑みて
なされたものであり、その目的は、従来と同等な低電圧
電源で動作し、しかもデータ信号が単相信号でも動作可
能であり、更に波形特性も良好になったＥＣＬ回路を提
供することである。
なされたものであり、その目的は、従来と同等な低電圧
電源で動作し、しかもデータ信号が単相信号でも動作可
能であり、更に波形特性も良好になったＥＣＬ回路を提
供することである。
【００１９】
【課題を解決するための手段】第１の発明は、第１の電
源に第１、第２の負荷抵抗を個別に介して各々のコレク
タが接続され、エミッタが共通接続されて第１の定電流
源を介して第２の電源に接続される差動接続の第１、第
２のトランジスタを有する第１のＥＣＬ回路と、上記第
１の電源に片端が接続されたレベルシフト用抵抗と安定
化用容量の並列接続回路の他端に第３、第４の負荷抵抗
を個別に介して各々のコレクタが接続され、エミッタが
共通接続されて第２の定電流源を介して上記第２の電源
に接続される差動接続の第３、第４のトランジスタを有
する第２のＥＣＬ回路からなり、上記第１のＥＣＬ回路
の第１又は第２の負荷抵抗で発生する第１の論理レベル
と上記第２のＥＣＬ回路の第３又は第４の負荷抵抗で発
生する第２の論理レベルの関係が、両論理レベルの低レ
ベルが等しく、且つ上記第１の論理レベルの高レベルが
上記第２の論理レベルの高レベルより上記第２の論理レ
ベルの振幅の半分程度高いように構成した。
源に第１、第２の負荷抵抗を個別に介して各々のコレク
タが接続され、エミッタが共通接続されて第１の定電流
源を介して第２の電源に接続される差動接続の第１、第
２のトランジスタを有する第１のＥＣＬ回路と、上記第
１の電源に片端が接続されたレベルシフト用抵抗と安定
化用容量の並列接続回路の他端に第３、第４の負荷抵抗
を個別に介して各々のコレクタが接続され、エミッタが
共通接続されて第２の定電流源を介して上記第２の電源
に接続される差動接続の第３、第４のトランジスタを有
する第２のＥＣＬ回路からなり、上記第１のＥＣＬ回路
の第１又は第２の負荷抵抗で発生する第１の論理レベル
と上記第２のＥＣＬ回路の第３又は第４の負荷抵抗で発
生する第２の論理レベルの関係が、両論理レベルの低レ
ベルが等しく、且つ上記第１の論理レベルの高レベルが
上記第２の論理レベルの高レベルより上記第２の論理レ
ベルの振幅の半分程度高いように構成した。
【００２０】第２の発明は、第１の電源に各々のコレク
タが第１、第２の負荷抵抗を介して接続される第１、第
２のトランジスタと該第１の電源に直接コレクタが接続
される第３のトランジスタの各エミッタを共通接続して
定電流源を介して第２の電源に接続し、上記第１、第２
のトランジスタのベースに入力される信号電圧が、低レ
ベルが等しく且つ第１の論理レベルの高レベルが第２の
論理レベルの高レベルより該第２の論理レベルの振幅の
半分程度高い関係にある第１及び第２の論理レベルのう
ちの、上記第１の論理レベル、上記第２の論理レベル、
上記第２の論理レベルの低レベルと高レベルの中間のレ
ベル、又は上記負荷抵抗で発生されるレベルであり、上
記第３のトランジスタのベースに入力される信号電圧
が、上記第１の論理レベルであるように構成した。
タが第１、第２の負荷抵抗を介して接続される第１、第
２のトランジスタと該第１の電源に直接コレクタが接続
される第３のトランジスタの各エミッタを共通接続して
定電流源を介して第２の電源に接続し、上記第１、第２
のトランジスタのベースに入力される信号電圧が、低レ
ベルが等しく且つ第１の論理レベルの高レベルが第２の
論理レベルの高レベルより該第２の論理レベルの振幅の
半分程度高い関係にある第１及び第２の論理レベルのう
ちの、上記第１の論理レベル、上記第２の論理レベル、
上記第２の論理レベルの低レベルと高レベルの中間のレ
ベル、又は上記負荷抵抗で発生されるレベルであり、上
記第３のトランジスタのベースに入力される信号電圧
が、上記第１の論理レベルであるように構成した。
【００２１】
【作用】本発明のＥＣＬ回路では、タイプ１の信号の論
理レベルを変更することにより一部の信号を単相信号と
して動作可能であり、かつタイプ２の論理レベルを安定
に発生させるための安定化容量を使用することより波形
劣化が防止される。
理レベルを変更することにより一部の信号を単相信号と
して動作可能であり、かつタイプ２の論理レベルを安定
に発生させるための安定化容量を使用することより波形
劣化が防止される。
【００２２】
【実施例】以下に、本発明の実施例について説明する。
図１の（ａ）はタイプ１の信号を得るためのＥＣＬ回
路、（ｂ）はタイプ２の信号を得るためのＥＣＬ回路で
ある。
図１の（ａ）はタイプ１の信号を得るためのＥＣＬ回
路、（ｂ）はタイプ２の信号を得るためのＥＣＬ回路で
ある。
【００２３】図１の（ａ）において、エミッタ共通接続
のトランジスタＱ1 1、Ｑ1 2は差動対を構成し、そのトラ
ンジスタＱ1 1、Ｑ1 2のコレクタとグランドライン（第１
の電源：高電位側電源）との間に接続される抵抗ＲL7、
ＲL8は負荷抵抗として働き、そのトランジスタＱ1 1、Ｑ
1 2の共通エミッタとＶEE（第１の電源：低電位側電源）
との間に接続されるトランジスタＱ1 3と抵抗ＲCS 5 は定
電流源として働く。
のトランジスタＱ1 1、Ｑ1 2は差動対を構成し、そのトラ
ンジスタＱ1 1、Ｑ1 2のコレクタとグランドライン（第１
の電源：高電位側電源）との間に接続される抵抗ＲL7、
ＲL8は負荷抵抗として働き、そのトランジスタＱ1 1、Ｑ
1 2の共通エミッタとＶEE（第１の電源：低電位側電源）
との間に接続されるトランジスタＱ1 3と抵抗ＲCS 5 は定
電流源として働く。
【００２４】また、図１の（ｂ）において、エミッタ共
通接続のトランジスタＱ1 4、Ｑ1 5は差動対を構成し、抵
抗ＲL9、ＲL1 0 は負荷抵抗として働き、トランジスタＱ
1 6と抵抗ＲCS 6 は定電流源として働く。更にこの（ｂ）
では、負荷抵抗ＲL9、ＲL1 0とグランドラインとの間に
シフト用抵抗ＲSH 3 とノイズ除去用の容量ＣSH 1 の並列
接続回路が介挿されている。
通接続のトランジスタＱ1 4、Ｑ1 5は差動対を構成し、抵
抗ＲL9、ＲL1 0 は負荷抵抗として働き、トランジスタＱ
1 6と抵抗ＲCS 6 は定電流源として働く。更にこの（ｂ）
では、負荷抵抗ＲL9、ＲL1 0とグランドラインとの間に
シフト用抵抗ＲSH 3 とノイズ除去用の容量ＣSH 1 の並列
接続回路が介挿されている。
【００２５】本発明では、タイプ１の信号とタイプ２の
信号の論理レベル関係は、低レベルが等しく、タイプ１
の信号の高レベルがタイプ２の信号の高レベルよりタイ
プ２の論理振幅の半分程度高く設定してある。図１の例
では、タイプ１の高レベルがグランドレベル、低レベル
が−６００ｍＶ、タイプ２の高レベルが−２００ｍＶ、
低レベルが−６００ｍＶである。
信号の論理レベル関係は、低レベルが等しく、タイプ１
の信号の高レベルがタイプ２の信号の高レベルよりタイ
プ２の論理振幅の半分程度高く設定してある。図１の例
では、タイプ１の高レベルがグランドレベル、低レベル
が−６００ｍＶ、タイプ２の高レベルが−２００ｍＶ、
低レベルが−６００ｍＶである。
【００２６】また、ＶR1はタイプ１の信号の論理レベル
の基準電圧、ＶR2はタイプ２の信号の論理レベルの基準
電圧であり、この例では、ＶR1＝−３００ｍＶ（タイプ
１の論理レベルの高レベルと低レベルの中間レベル）、
ＶR2＝−４００ｍＶ（タイプ２の論理レベルの高レベル
と低レベルの中間レベル）である。これにより後述する
ように、一部の信号において単相入力が可能となる。
の基準電圧、ＶR2はタイプ２の信号の論理レベルの基準
電圧であり、この例では、ＶR1＝−３００ｍＶ（タイプ
１の論理レベルの高レベルと低レベルの中間レベル）、
ＶR2＝−４００ｍＶ（タイプ２の論理レベルの高レベル
と低レベルの中間レベル）である。これにより後述する
ように、一部の信号において単相入力が可能となる。
【００２７】また、タイプ２の信号を発生する回路
（ｂ）では、レベルシフト用抵抗ＲSH 3と並列にレベル
安定化容量ＣSH 1 を接続したことにより、信号の同相ノ
イズを除去して波形特性が安定化する。
（ｂ）では、レベルシフト用抵抗ＲSH 3と並列にレベル
安定化容量ＣSH 1 を接続したことにより、信号の同相ノ
イズを除去して波形特性が安定化する。
【００２８】図２は波形改善の効果を説明するためのタ
イプ２の信号の論理レベルの出力電圧の波形図である。
（ａ）は図８の（ｂ）の回路の出力電圧の波形図、
（ｂ）は図１の（ｂ）の出力電圧の波形図である。な
お、横軸の時間の例えば「３．０ｅ−０９」なる表現は
「３．０×１０-9」を表している。
イプ２の信号の論理レベルの出力電圧の波形図である。
（ａ）は図８の（ｂ）の回路の出力電圧の波形図、
（ｂ）は図１の（ｂ）の出力電圧の波形図である。な
お、横軸の時間の例えば「３．０ｅ−０９」なる表現は
「３．０×１０-9」を表している。
【００２９】この図２の（ｂ）に示すように、本実施例
ではレベル安定化容量ＣSH 1 を採用した効果が現れてい
る。（ａ）に比べて（ｂ）の方が立上り立下がり時間が
小さく、アイパターンが良好に開いていることが明らか
である。特に立下がり特性の改善効果が著しく、波形特
性の改善効果が確認できる。
ではレベル安定化容量ＣSH 1 を採用した効果が現れてい
る。（ａ）に比べて（ｂ）の方が立上り立下がり時間が
小さく、アイパターンが良好に開いていることが明らか
である。特に立下がり特性の改善効果が著しく、波形特
性の改善効果が確認できる。
【００３０】図３は本発明の実施例のＤラッチ回路の構
成を示す図である。コレクタが個々のコクレタ抵抗ＲL1
1 、ＲL1 2 、共通のシフト用抵抗ＲSH 3 と安定化容量Ｃ
SH 2の並列接続回路を介してグランドラインに接続さ
れ、エミッタ共通接続で差動対を成すトランジスタ
Ｑ1 7、Ｑ1 8はデータ書込みスイッチを構成し、コレクタ
・ベースがクロス接続されエミッタ共通接続で差動対を
成すトランジスタＱ1 9、Ｑ2 0はデータ保持スイッチを構
成する。
成を示す図である。コレクタが個々のコクレタ抵抗ＲL1
1 、ＲL1 2 、共通のシフト用抵抗ＲSH 3 と安定化容量Ｃ
SH 2の並列接続回路を介してグランドラインに接続さ
れ、エミッタ共通接続で差動対を成すトランジスタ
Ｑ1 7、Ｑ1 8はデータ書込みスイッチを構成し、コレクタ
・ベースがクロス接続されエミッタ共通接続で差動対を
成すトランジスタＱ1 9、Ｑ2 0はデータ保持スイッチを構
成する。
【００３１】コレクタが直接グランドラインに接続され
るトランジスタＱ2 1、Ｑ2 2はクロック信号用、トランジ
スタＱ2 3と抵抗ＲCS 7 はトランジスタＱ1 7、Ｑ1 8、Ｑ2 1
に共通の定電流源用、トランジスタＱ2 4と抵抗ＲCS 8 は
トランジスタＱ1 9、Ｑ2 0、Ｑ2 2に共通の定電流源用であ
る。
るトランジスタＱ2 1、Ｑ2 2はクロック信号用、トランジ
スタＱ2 3と抵抗ＲCS 7 はトランジスタＱ1 7、Ｑ1 8、Ｑ2 1
に共通の定電流源用、トランジスタＱ2 4と抵抗ＲCS 8 は
トランジスタＱ1 9、Ｑ2 0、Ｑ2 2に共通の定電流源用であ
る。
【００３２】ここでクロック信号ＣＬＫ、反転ＣＬＫに
はタイプ１の差動信号（０Ｖ、−６００ｍＶ）を、デー
タ信号Ｄにはタイプ２の単相信号（−２００ｍＶ、−６
００ｍＶ）を印加し、更に基準電圧ＶR2（−４００ｍ
Ｖ）を入力すると、クロック信号ＣＬＫが低レベルのと
きに差動対（Ｑ1 7、Ｑ1 8）のデータ書込みスイッチがオ
ンし、差動対（Ｑ1 9、Ｑ2 0）のデータ保持スイッチがオ
フとなり、またクロック信号ＣＬＫが高レベルのときに
差動対（Ｑ1 7、Ｑ1 8）のデータ書込みスイッチがオフ
し、差動対（Ｑ1 9、Ｑ2 0）がオンとなって、ラッチ動作
を実現できる。この構成では、得られる出力Ｑ、反転出
力Ｑはタイプ２の差動信号である。
はタイプ１の差動信号（０Ｖ、−６００ｍＶ）を、デー
タ信号Ｄにはタイプ２の単相信号（−２００ｍＶ、−６
００ｍＶ）を印加し、更に基準電圧ＶR2（−４００ｍ
Ｖ）を入力すると、クロック信号ＣＬＫが低レベルのと
きに差動対（Ｑ1 7、Ｑ1 8）のデータ書込みスイッチがオ
ンし、差動対（Ｑ1 9、Ｑ2 0）のデータ保持スイッチがオ
フとなり、またクロック信号ＣＬＫが高レベルのときに
差動対（Ｑ1 7、Ｑ1 8）のデータ書込みスイッチがオフ
し、差動対（Ｑ1 9、Ｑ2 0）がオンとなって、ラッチ動作
を実現できる。この構成では、得られる出力Ｑ、反転出
力Ｑはタイプ２の差動信号である。
【００３３】図９に示した従来のＤラッチ回路をこのま
までデータ信号を単相入力とする（つまり、トランジス
タＱ6 のベースに基準電圧ＶR2を印加する）と、クロッ
ク信号ＣＬＫの低レベル（−４００ｍＶ）が基準電圧Ｖ
R2（−４００ｍＶ）に等しくなり、データの書込み動作
が正常に行われないが、本構成では基準電圧ＶR2はクロ
ック信号の低レベルに対して−２００ｍＶも高電位側に
あり、データの単相入力に対しても正常な書込み動作を
行うことができる。
までデータ信号を単相入力とする（つまり、トランジス
タＱ6 のベースに基準電圧ＶR2を印加する）と、クロッ
ク信号ＣＬＫの低レベル（−４００ｍＶ）が基準電圧Ｖ
R2（−４００ｍＶ）に等しくなり、データの書込み動作
が正常に行われないが、本構成では基準電圧ＶR2はクロ
ック信号の低レベルに対して−２００ｍＶも高電位側に
あり、データの単相入力に対しても正常な書込み動作を
行うことができる。
【００３４】図４は図３のＤラッチ回路を改変し、出力
Ｑ、反転出力Ｑにタイプ１の信号が得られるようにした
場合の構成である。ここでは、レベルシフト用の抵抗Ｒ
SH 3と容量ＣSH 2 を除去した構成となっている。
Ｑ、反転出力Ｑにタイプ１の信号が得られるようにした
場合の構成である。ここでは、レベルシフト用の抵抗Ｒ
SH 3と容量ＣSH 2 を除去した構成となっている。
【００３５】図５も図３のＤラッチ回路を改変し、定電
流源を抵抗ＲCS 7 、ＲCS 8 のみで構成した場合の構成で
ある。この構成でも、単相のデータ信号入力に対して、
ラッチ動作を行うことが可能となる。但し、抵抗ＲCS 7
が抵抗ＲL1 1 、ＲL1 2 と同程度かそれ以上の抵抗値でな
いと、定電流性が悪化して波形が劣化することになるの
で、設計する際には注意が必要となる。この構成では、
得られる出力Ｑ、反転出力Ｑは、タイプ２の差動信号で
ある。
流源を抵抗ＲCS 7 、ＲCS 8 のみで構成した場合の構成で
ある。この構成でも、単相のデータ信号入力に対して、
ラッチ動作を行うことが可能となる。但し、抵抗ＲCS 7
が抵抗ＲL1 1 、ＲL1 2 と同程度かそれ以上の抵抗値でな
いと、定電流性が悪化して波形が劣化することになるの
で、設計する際には注意が必要となる。この構成では、
得られる出力Ｑ、反転出力Ｑは、タイプ２の差動信号で
ある。
【００３６】図６はＤラッチ回路ではなくＭＵＸ（マル
チプレクサ）として機能させる場合の実施例である。信
号Ａ、Ｂとしてはタイプ２の単相信号を、また信号Ｓ、
反転信号Ｓとしてはタイプ１の差動信号を使用する。信
号Ｓが低レベルのとき、差動対を成すトランジスタ
Ｑ1 7、Ｑ1 8がオン、差動対を成すトランジスタＱ2 5、Ｑ
2 6がオフで出力Ｍには信号Ａが得られ、また信号Ｓが高
レベルのとき、トランジスタＱ1 7、Ｑ1 8がオフ、トラン
ジスタＱ2 5、Ｑ2 6がオンで出力Ｍには信号Ｂが得られ
る。すなわち、信号Ｓ、反転信号Ｓにより入力信号Ａ、
Ｂのうちどちらか一方を選択するセレクター動作、ＭＵ
Ｘ動作を実現できる。
チプレクサ）として機能させる場合の実施例である。信
号Ａ、Ｂとしてはタイプ２の単相信号を、また信号Ｓ、
反転信号Ｓとしてはタイプ１の差動信号を使用する。信
号Ｓが低レベルのとき、差動対を成すトランジスタ
Ｑ1 7、Ｑ1 8がオン、差動対を成すトランジスタＱ2 5、Ｑ
2 6がオフで出力Ｍには信号Ａが得られ、また信号Ｓが高
レベルのとき、トランジスタＱ1 7、Ｑ1 8がオフ、トラン
ジスタＱ2 5、Ｑ2 6がオンで出力Ｍには信号Ｂが得られ
る。すなわち、信号Ｓ、反転信号Ｓにより入力信号Ａ、
Ｂのうちどちらか一方を選択するセレクター動作、ＭＵ
Ｘ動作を実現できる。
【００３７】図７はイクスクリューシブＯＲ／ＮＯＲ回
路として機能させる場合の実施例であり、信号Ａとして
タイプ２の単相信号、信号Ｂ、反転信号Ｂとしてタイプ
１の差動信号を使用する。信号Ｂが低レベルのとき、ト
ランジスタＱ1 7、Ｑ1 8がオン、トランジスタＱ2 5、Ｑ2 6
がオフで出力Ｅには信号Ａが、また信号Ｂが高レベルの
とき、トランジスタＱ1 7、Ｑ1 8がオフ、トランジスタＱ
2 5、Ｑ2 6がオンで出力Ｅには反転信号Ａが現れ、排他的
論理和を実現できる。
路として機能させる場合の実施例であり、信号Ａとして
タイプ２の単相信号、信号Ｂ、反転信号Ｂとしてタイプ
１の差動信号を使用する。信号Ｂが低レベルのとき、ト
ランジスタＱ1 7、Ｑ1 8がオン、トランジスタＱ2 5、Ｑ2 6
がオフで出力Ｅには信号Ａが、また信号Ｂが高レベルの
とき、トランジスタＱ1 7、Ｑ1 8がオフ、トランジスタＱ
2 5、Ｑ2 6がオンで出力Ｅには反転信号Ａが現れ、排他的
論理和を実現できる。
【００３８】以上のように、本実施例では、複合論理に
おいて、半分の信号を単相入力することが可能となっ
た。
おいて、半分の信号を単相入力することが可能となっ
た。
【００３９】
【発明の効果】以上説明したように、本発明において
は、低電圧ＥＣＬ回路を実現する上で単相信号の適用を
可能とし、またレベル安定化容量の採用により波形特性
の改善を図ったので、前者により大規模集積回路に適用
する場合の配線領域の増大を抑えることが可能となり、
後者により高速性、耐ノイズ性を向上させることが可能
となるという優れた利点がある。
は、低電圧ＥＣＬ回路を実現する上で単相信号の適用を
可能とし、またレベル安定化容量の採用により波形特性
の改善を図ったので、前者により大規模集積回路に適用
する場合の配線領域の増大を抑えることが可能となり、
後者により高速性、耐ノイズ性を向上させることが可能
となるという優れた利点がある。
【図１】 本発明の一実施例のタイプ１の信号及びタイ
プ２の信号を得るためのＥＣＬ回路の回路図である。
プ２の信号を得るためのＥＣＬ回路の回路図である。
【図２】 本発明の実施例のＥＣＬ回路と従来のＥＣＬ
回路の出力電圧の波形特性図である。
回路の出力電圧の波形特性図である。
【図３】 本発明の実施例のＤラッチ回路の回路図であ
る。
る。
【図４】 本発明の別の実施例のＤラッチ回路の回路図
である。
である。
【図５】 本発明の別の実施例のＤラッチ回路の回路図
である。
である。
【図６】 本発明の別の実施例のＭＵＸ回路の回路図で
ある。
ある。
【図７】 本発明の別の実施例の排他的論理和回路の回
路図である。
路図である。
【図８】 従来のタイプ１の信号及びタイプ２の信号を
得るためのＥＣＬ回路の回路図である。
得るためのＥＣＬ回路の回路図である。
【図９】 従来のＤラッチ回路の回路図である。
Claims (3)
- 【請求項１】第１の電源に第１、第２の負荷抵抗を個別
に介して各々のコレクタが接続され、エミッタが共通接
続されて第１の定電流源を介して第２の電源に接続され
る差動接続の第１、第２のトランジスタを有する第１の
ＥＣＬ回路と、 上記第１の電源に片端が接続されたレベルシフト用抵抗
と安定化用容量の並列接続回路の他端に第３、第４の負
荷抵抗を個別に介して各々のコレクタが接続され、エミ
ッタが共通接続されて第２の定電流源を介して上記第２
の電源に接続される差動接続の第３、第４のトランジス
タを有する第２のＥＣＬ回路からなり、 上記第１のＥＣＬ回路の第１又は第２の負荷抵抗で発生
する第１の論理レベルと上記第２のＥＣＬ回路の第３又
は第４の負荷抵抗で発生する第２の論理レベルの関係
が、両論理レベルの低レベルが等しく、且つ上記第１の
論理レベルの高レベルが上記第２の論理レベルの高レベ
ルより上記第２の論理レベルの振幅の半分程度高いこと
を特徴とするＥＣＬ回路。 - 【請求項２】第１の電源に各々のコレクタが第１、第２
の負荷抵抗を介して接続される第１、第２のトランジス
タと該第１の電源に直接コレクタが接続される第３のト
ランジスタの各エミッタを共通接続して定電流源を介し
て第２の電源に接続し、 上記第１、第２のトランジスタのベースに入力される信
号電圧が、低レベルが等しく且つ第１の論理レベルの高
レベルが第２の論理レベルの高レベルより該第２の論理
レベルの振幅の半分程度高い関係にある第１及び第２の
論理レベルのうちの、上記第１の論理レベル、上記第２
の論理レベル、上記第２の論理レベルの低レベルと高レ
ベルの中間のレベル、又は上記負荷抵抗で発生されるレ
ベルであり、 上記第３のトランジスタのベースに入力される信号電圧
が、上記第１の論理レベルであることを特徴とするＥＣ
Ｌ回路。 - 【請求項３】上記第１、第２の負荷抵抗と第１の電源と
の間に、レベルシフト用の抵抗と安定化容量の並列接続
回路を接続したことを特徴とする請求項２に記載のＥＣ
Ｌ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5238985A JPH0774618A (ja) | 1993-08-31 | 1993-08-31 | Ｅｃｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5238985A JPH0774618A (ja) | 1993-08-31 | 1993-08-31 | Ｅｃｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774618A true JPH0774618A (ja) | 1995-03-17 |
Family
ID=17038218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5238985A Withdrawn JPH0774618A (ja) | 1993-08-31 | 1993-08-31 | Ｅｃｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774618A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041942A (ja) * | 2004-07-27 | 2006-02-09 | Kawasaki Microelectronics Kk | 差動型論理回路 |
| JP2007067752A (ja) * | 2005-08-31 | 2007-03-15 | Yokogawa Electric Corp | 電流スイッチ |
| JP2007520967A (ja) * | 2004-02-05 | 2007-07-26 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ラッチ回路 |
| US7626433B2 (en) | 2003-04-28 | 2009-12-01 | Austriamicrosystems Ag | Flip-flop circuit assembly |
| JP2010272921A (ja) * | 2009-05-19 | 2010-12-02 | Nippon Telegr & Teleph Corp <Ntt> | 高速多重化回路 |
-
1993
- 1993-08-31 JP JP5238985A patent/JPH0774618A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7626433B2 (en) | 2003-04-28 | 2009-12-01 | Austriamicrosystems Ag | Flip-flop circuit assembly |
| JP2007520967A (ja) * | 2004-02-05 | 2007-07-26 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ラッチ回路 |
| JP2006041942A (ja) * | 2004-07-27 | 2006-02-09 | Kawasaki Microelectronics Kk | 差動型論理回路 |
| JP2007067752A (ja) * | 2005-08-31 | 2007-03-15 | Yokogawa Electric Corp | 電流スイッチ |
| JP2010272921A (ja) * | 2009-05-19 | 2010-12-02 | Nippon Telegr & Teleph Corp <Ntt> | 高速多重化回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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