JPH088485B2 - 差動出力回路 - Google Patents
差動出力回路Info
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- JPH088485B2 JPH088485B2 JP5210102A JP21010293A JPH088485B2 JP H088485 B2 JPH088485 B2 JP H088485B2 JP 5210102 A JP5210102 A JP 5210102A JP 21010293 A JP21010293 A JP 21010293A JP H088485 B2 JPH088485 B2 JP H088485B2
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- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0416—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/04166—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the output circuit in bipolar transistor switches
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45296—Indexing scheme relating to differential amplifiers the AAC comprising one or more discrete capacitive elements, e.g. a transistor coupled as capacitor
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- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45318—Indexing scheme relating to differential amplifiers the AAC comprising a cross coupling circuit, e.g. two extra transistors cross coupled
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45632—Indexing scheme relating to differential amplifiers the LC comprising one or more capacitors coupled to the LC by feedback
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- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
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Description
【０００１】
【産業上の利用分野】本発明は、ソリッドステート・デ
ィジタル論理回路、特にバイポーラ・エミッタ結合論理
（ＥＣＬ）回路に関し、より詳細には、差電流スイッチ
（ＤＣＳ）論理回路の改良に関する。
ィジタル論理回路、特にバイポーラ・エミッタ結合論理
（ＥＣＬ）回路に関し、より詳細には、差電流スイッチ
（ＤＣＳ）論理回路の改良に関する。
【０００２】
【従来の技術】現世代コンピュータにおけるディジタル
論理回路は、しばしばＶＬＳＩ回路として実現されてい
る。バイポーラのエミッタ結合論理（ＥＣＬ）回路は、
卓越した性能を有しており、たとえばＩＢＭ ＥＳ９０
００シリーズの大型コンピュータに見いだすことができ
る。
論理回路は、しばしばＶＬＳＩ回路として実現されてい
る。バイポーラのエミッタ結合論理（ＥＣＬ）回路は、
卓越した性能を有しており、たとえばＩＢＭ ＥＳ９０
００シリーズの大型コンピュータに見いだすことができ
る。
【０００３】回路設計者は、論理回路の高速化およびこ
のような回路の低消費電力化を絶えず追及している。電
力消費は、冷却装置によって取り除かれなければならな
い熱放射の故に、高集積論理の回路内で特に重大であ
る。
のような回路の低消費電力化を絶えず追及している。電
力消費は、冷却装置によって取り除かれなければならな
い熱放射の故に、高集積論理の回路内で特に重大であ
る。
【０００４】回路を高速化するがそれに伴う消費電力を
増大しないような差電流スイッチ（ＤＣＳ）論理回路
は、現在までに多数提案されてきた。米国特許第４，７
６０，２８９号明細書の“Ｔｗｏ Ｌｅｖｅｌ Ｄｉｆ
ｆｅｒｅｎｔｉａｌ Ｃａｓｃｏｄｅ Ｃｕｒｒｅｎｔ
Ｓｗｉｔｃｈ Ｍａｓｔｅｒｓｌｉｃｅ”はこのよう
な回路の例である。この米国特許明細書の内容は本願明
細書中に援用される。米国特許第４，７６０，２８９号
明細書に開示されているＤＣＳ回路は、消費電力を増大
しないで、スイッチング速度を最大２０％改善してい
る。
増大しないような差電流スイッチ（ＤＣＳ）論理回路
は、現在までに多数提案されてきた。米国特許第４，７
６０，２８９号明細書の“Ｔｗｏ Ｌｅｖｅｌ Ｄｉｆ
ｆｅｒｅｎｔｉａｌ Ｃａｓｃｏｄｅ Ｃｕｒｒｅｎｔ
Ｓｗｉｔｃｈ Ｍａｓｔｅｒｓｌｉｃｅ”はこのよう
な回路の例である。この米国特許明細書の内容は本願明
細書中に援用される。米国特許第４，７６０，２８９号
明細書に開示されているＤＣＳ回路は、消費電力を増大
しないで、スイッチング速度を最大２０％改善してい
る。
【０００５】第３のカスコード・レベルと、入力信号と
出力信号を各回路レベルに供給するのに必要な回路とを
設けることによって、米国特許第４，７６０，２８９号
明細書に記載の構成に対して、ＤＣＳデバイスが拡張さ
れてきた。図１に、拡張ＤＣＳ（ＥＤＣＳ）の構成を示
す。ＥＤＣＳのようなほとんどのＶＬＳＩ回路技術の出
力性能は、容量性負荷すなわち出力ファンアウトによっ
て左右される。出力段１６は、このような出力負荷条件
を満たすような回路を提供している。
出力信号を各回路レベルに供給するのに必要な回路とを
設けることによって、米国特許第４，７６０，２８９号
明細書に記載の構成に対して、ＤＣＳデバイスが拡張さ
れてきた。図１に、拡張ＤＣＳ（ＥＤＣＳ）の構成を示
す。ＥＤＣＳのようなほとんどのＶＬＳＩ回路技術の出
力性能は、容量性負荷すなわち出力ファンアウトによっ
て左右される。出力段１６は、このような出力負荷条件
を満たすような回路を提供している。
【０００６】
【発明が解決しようとする課題】本発明の目的は、出力
状態間で急速に遷移する出力段を提供することにある。
状態間で急速に遷移する出力段を提供することにある。
【０００７】本発明の他の目的は、消費電力を増大せず
に改善された性能を有する出力段を提供することにあ
る。
に改善された性能を有する出力段を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明は、拡張差電流ス
イッチ（ＥＤＣＳ）論理回路のための改善された出力段
を提供する。本発明の差動出力回路は、１対の差動エミ
ッタフォロワ回路を有する。各エミッタフォロワ回路内
のトランジスタのベースは、ＥＤＣＳ論理回路の差信号
の１つを入力として受け取る。各トランジスタのコレク
タは、他のトランジスタのエミッタに容量的に交差結合
されている。容量手段は、ディスクリート・キャパシ
タ、または接合ダイオード、またはコレクタ−ベース接
合ダイオードとすることができる。出力信号は、各トラ
ンジスタのエミッタに出力される。
イッチ（ＥＤＣＳ）論理回路のための改善された出力段
を提供する。本発明の差動出力回路は、１対の差動エミ
ッタフォロワ回路を有する。各エミッタフォロワ回路内
のトランジスタのベースは、ＥＤＣＳ論理回路の差信号
の１つを入力として受け取る。各トランジスタのコレク
タは、他のトランジスタのエミッタに容量的に交差結合
されている。容量手段は、ディスクリート・キャパシ
タ、または接合ダイオード、またはコレクタ−ベース接
合ダイオードとすることができる。出力信号は、各トラ
ンジスタのエミッタに出力される。
【０００９】
【実施例】拡張差電流スイッチ論理回路ファミリは、Ｉ
ＢＭ ＥＳ／９０００シリーズのようなコンピュータ用
にコンピュータ論理設計の基礎を提供している。この論
理回路ファミリは、ＶＬＳＩ技術を用いて実現されてお
り、１組の論理構成ブロックを与えている。基本的なＶ
ＬＳＩ設計手法は、異なったように結線される（“ｗｉ
ｒｅｄ”）多数のセルに基づいており、基本論理機能の
１組のブック（”ｂｏｏｋ”）を与える。基本論理機能
は、‘ＡＮＤ’および‘ＯＲ’などである（前述の米国
特許第４，７６０，２８９号明細書を参照）。
ＢＭ ＥＳ／９０００シリーズのようなコンピュータ用
にコンピュータ論理設計の基礎を提供している。この論
理回路ファミリは、ＶＬＳＩ技術を用いて実現されてお
り、１組の論理構成ブロックを与えている。基本的なＶ
ＬＳＩ設計手法は、異なったように結線される（“ｗｉ
ｒｅｄ”）多数のセルに基づいており、基本論理機能の
１組のブック（”ｂｏｏｋ”）を与える。基本論理機能
は、‘ＡＮＤ’および‘ＯＲ’などである（前述の米国
特許第４，７６０，２８９号明細書を参照）。
【００１０】図１に示すような拡張差電流スイッチは、
このスイッチを用いて生成できる論理ファンインおよび
機能を向上させる第３の入力レベルを有する利点を有し
ている。
このスイッチを用いて生成できる論理ファンインおよび
機能を向上させる第３の入力レベルを有する利点を有し
ている。
【００１１】ＥＤＣＳ回路は、従来のエミッタ結合論理
（ＥＣＬ）回路とともに動作するように設計されてい
る。したがって、ＥＤＣＳ回路は、適切に負荷された出
力信号を与えなければならず、ＥＣＬ回路から入力を受
け取ることができる。これは、ＥＣＬ電流スイッチ・エ
ミッタ・フォロワ（ＣＳＥＦ）レベルとコンパチブルな
入出力レベルを保持することにより行われる。すべての
信号は、中間カスコード・レベルで供給され、上位カス
コード・レベルに対してはアップシフトされ、または下
位カスコード・レベルに対してはダウンシフトされなけ
ればならない。
（ＥＣＬ）回路とともに動作するように設計されてい
る。したがって、ＥＤＣＳ回路は、適切に負荷された出
力信号を与えなければならず、ＥＣＬ回路から入力を受
け取ることができる。これは、ＥＣＬ電流スイッチ・エ
ミッタ・フォロワ（ＣＳＥＦ）レベルとコンパチブルな
入出力レベルを保持することにより行われる。すべての
信号は、中間カスコード・レベルで供給され、上位カス
コード・レベルに対してはアップシフトされ、または下
位カスコード・レベルに対してはダウンシフトされなけ
ればならない。
【００１２】図１に、本発明によるＥＤＣＳ回路１５の
基本構成を示す。３レベル・カスコード論理回路１０
は、デバイスの基本論理回路を与えており、ＯＲ，ＸＯ
Ｒ，ＡＮＤまたは同様な論理機能を実施することができ
る。ＥＤＣＳ回路１５の入力は、Ａ，Ａ′，Ｂ，Ｂ′，
Ｃ，Ｃ′である（ここでＡおよびＡ′は差動対信号であ
り、Ａ′はＡの補数である）。入力ＡおよびＡ′はアッ
プシフト回路１２によってアップシフトされ、および入
力ＣおよびＣ′はダウンシフト回路１４によってダウン
シフトされ、カスコード論理回路１０に必要な電圧を供
給する。出力ＣＯＣおよびＣＯＴは、出力段１６を通
り、次段の論理回路の容量性負荷をドライブするために
必要な電流を出力ＯＵＴＣおよびＯＵＴＴに供給する。
基本構成を示す。３レベル・カスコード論理回路１０
は、デバイスの基本論理回路を与えており、ＯＲ，ＸＯ
Ｒ，ＡＮＤまたは同様な論理機能を実施することができ
る。ＥＤＣＳ回路１５の入力は、Ａ，Ａ′，Ｂ，Ｂ′，
Ｃ，Ｃ′である（ここでＡおよびＡ′は差動対信号であ
り、Ａ′はＡの補数である）。入力ＡおよびＡ′はアッ
プシフト回路１２によってアップシフトされ、および入
力ＣおよびＣ′はダウンシフト回路１４によってダウン
シフトされ、カスコード論理回路１０に必要な電圧を供
給する。出力ＣＯＣおよびＣＯＴは、出力段１６を通
り、次段の論理回路の容量性負荷をドライブするために
必要な電流を出力ＯＵＴＣおよびＯＵＴＴに供給する。
【００１３】図２は、本発明に用いることができる３レ
ベル・カスコード論理回路の例である。図２は、‘ＡＮ
Ｄ’論理回路を示しているが、ＥＤＣＳは３変数のどの
ような論理機能をも用いることができる。
ベル・カスコード論理回路の例である。図２は、‘ＡＮ
Ｄ’論理回路を示しているが、ＥＤＣＳは３変数のどの
ような論理機能をも用いることができる。
【００１４】図２に示したような好適な実施例におい
て、差入力および電源電圧は、Ａ＝１．０Ｖ，Ａ′＝
０．９Ｖ，Ｂ＝０．３Ｖ，Ｂ′＝０．１Ｖ，Ｃ＝−０．
５Ｖ，Ｃ′＝−０．７Ｖ，Ｖcc＝１．４Ｖ，Ｖee＝−
２．２Ｖ，ＶX＝−０．８Ｖである。出力は、ＣＯＴ＝
１．１Ｖ，ＣＯＣ＝０．９Ｖであり、以下により詳細に
示すような出力段１６に接続されている。出力段１６
は、ＯＵＴＴ（ＯＵＴＣ）の出力レベルを、次の回路の
中間段にコンパチブルなレベルである０．３Ｖ（０．１
Ｖ）に低下させる。抵抗Ｒshiftは、電源電圧Ｖccから
一定電圧３００ｍＶだけ低下させる。論理回路の動作
は、本発明を構成するものではないから、これ以上の説
明は行わない。このＡＮＤ回路は、ＯＵＴＴ＝Ａ ＡＮ
Ｄ Ｂ ＡＮＤ Ｃ、の論理機能を与える。
て、差入力および電源電圧は、Ａ＝１．０Ｖ，Ａ′＝
０．９Ｖ，Ｂ＝０．３Ｖ，Ｂ′＝０．１Ｖ，Ｃ＝−０．
５Ｖ，Ｃ′＝−０．７Ｖ，Ｖcc＝１．４Ｖ，Ｖee＝−
２．２Ｖ，ＶX＝−０．８Ｖである。出力は、ＣＯＴ＝
１．１Ｖ，ＣＯＣ＝０．９Ｖであり、以下により詳細に
示すような出力段１６に接続されている。出力段１６
は、ＯＵＴＴ（ＯＵＴＣ）の出力レベルを、次の回路の
中間段にコンパチブルなレベルである０．３Ｖ（０．１
Ｖ）に低下させる。抵抗Ｒshiftは、電源電圧Ｖccから
一定電圧３００ｍＶだけ低下させる。論理回路の動作
は、本発明を構成するものではないから、これ以上の説
明は行わない。このＡＮＤ回路は、ＯＵＴＴ＝Ａ ＡＮ
Ｄ Ｂ ＡＮＤ Ｃ、の論理機能を与える。
【００１５】図３に、出力段１６の詳細を示す。本発明
の改善された出力段は、信号の遷移時間を高速化するよ
うに構成されている。簡単なエミッタフォロワ回路の差
動対構成を用いることによって、遷移時間は標準のＥＣ
Ｌシステムよりも高速になっている。なぜならば、出力
の中の１出力は常に他の出力よりも速く（立ち上がり）
遷移しているからである。受信回路は、出力間の差に応
答し、常に速い遷移を監視している。しかしながら遅延
は、立ち下がり信号を高速化することによってさらに改
善される。
の改善された出力段は、信号の遷移時間を高速化するよ
うに構成されている。簡単なエミッタフォロワ回路の差
動対構成を用いることによって、遷移時間は標準のＥＣ
Ｌシステムよりも高速になっている。なぜならば、出力
の中の１出力は常に他の出力よりも速く（立ち上がり）
遷移しているからである。受信回路は、出力間の差に応
答し、常に速い遷移を監視している。しかしながら遅延
は、立ち下がり信号を高速化することによってさらに改
善される。
【００１６】図３に、本発明による改善された出力段１
６を示す。入力ＣＯＣおよびＣＯＴは、前段のコレクタ
抵抗から供給されている（図２を参照）。トランジスタ
（Ｔ１）３０およびトランジスタ（Ｔ２）３２は、各コ
レクタがそれぞれコレクタ抵抗ＲＣcおよびＲＣtを経て
電源電圧Ｖccが供給されるように接続されていることを
除いて、エミッタフォロワ構成で接続されている。トラ
ンジスタ（Ｔ１）３０のコレクタは、エミッタ出力信号
ＯＵＴＣとは逆位相であるが、他方のエミッタ出力信号
ＯＵＴＴとは同位相である信号を展開する。トランジス
タ（Ｔ２）３２のコレクタは、エミッタ出力信号ＯＵＴ
Ｔとは逆位相であるが、他方のエミッタ出力信号ＯＵＴ
Ｃとは同位相である信号を展開する。トランジスタ（Ｔ
１）３０のコレクタは、キャパシタＣt ３６を経てＯＵ
ＴＴに容量的に交差結合されている。トランジスタ（Ｔ
２）３２のコレクタは、キャパシタＣc ３４を経てＯＵ
ＴＣに容量的に交差結合されている。
６を示す。入力ＣＯＣおよびＣＯＴは、前段のコレクタ
抵抗から供給されている（図２を参照）。トランジスタ
（Ｔ１）３０およびトランジスタ（Ｔ２）３２は、各コ
レクタがそれぞれコレクタ抵抗ＲＣcおよびＲＣtを経て
電源電圧Ｖccが供給されるように接続されていることを
除いて、エミッタフォロワ構成で接続されている。トラ
ンジスタ（Ｔ１）３０のコレクタは、エミッタ出力信号
ＯＵＴＣとは逆位相であるが、他方のエミッタ出力信号
ＯＵＴＴとは同位相である信号を展開する。トランジス
タ（Ｔ２）３２のコレクタは、エミッタ出力信号ＯＵＴ
Ｔとは逆位相であるが、他方のエミッタ出力信号ＯＵＴ
Ｃとは同位相である信号を展開する。トランジスタ（Ｔ
１）３０のコレクタは、キャパシタＣt ３６を経てＯＵ
ＴＴに容量的に交差結合されている。トランジスタ（Ｔ
２）３２のコレクタは、キャパシタＣc ３４を経てＯＵ
ＴＣに容量的に交差結合されている。
【００１７】出力ＯＵＴＴ（またはＯＵＴＣ）は、低イ
ンピーダンス・エミッタフォロワ・ドライブにより急速
に立ち上がる。出力容量ＣＯＵＴt ３８を充電する電流
は、部分的には電源Ｖccからコレクタ抵抗ＲＣtを経て
供給されているが、大部分は逆位相容量ＣＯＵＴc ４０
から交差結合キャパシタＣc３４を経て供給されてい
る。この電流は、出力位相容量ＣＯＵＴc４０を効果的
に放電し、出力ＯＵＴＣの急速な立ち下がりを引き起こ
す。出力容量ＣＯＵＴc ４０を充電する電流は、部分的
には電源Ｖccからコレクタ抵抗ＲＣcを経て供給されて
いるが、大部分は逆位相容量ＣＯＵＴt ３８から交差結
合キャパシタＣt３６を経て供給されている。この電流
は、出力位相容量ＣＯＵＴt３８を効果的に放電し、出
力ＯＵＴＴの急速な立ち下がりを引き起こす。
ンピーダンス・エミッタフォロワ・ドライブにより急速
に立ち上がる。出力容量ＣＯＵＴt ３８を充電する電流
は、部分的には電源Ｖccからコレクタ抵抗ＲＣtを経て
供給されているが、大部分は逆位相容量ＣＯＵＴc ４０
から交差結合キャパシタＣc３４を経て供給されてい
る。この電流は、出力位相容量ＣＯＵＴc４０を効果的
に放電し、出力ＯＵＴＣの急速な立ち下がりを引き起こ
す。出力容量ＣＯＵＴc ４０を充電する電流は、部分的
には電源Ｖccからコレクタ抵抗ＲＣcを経て供給されて
いるが、大部分は逆位相容量ＣＯＵＴt ３８から交差結
合キャパシタＣt３６を経て供給されている。この電流
は、出力位相容量ＣＯＵＴt３８を効果的に放電し、出
力ＯＵＴＴの急速な立ち下がりを引き起こす。
【００１８】スイッチング電流は、立ち下がり出力負荷
容量、たとえばＣＯＵＴc４０から流れ、交差結合キャ
パシタＣc３４、および立ち上がり出力エミッタフォロ
ワ・トランジスタ（Ｔ２）３２を経て、立ち上がり出力
負荷容量ＣＯＵＴt３８に充電される。この電流は、ど
の電源も経ることなく流れるので、回路デルタＩノイズ
はほとんど除去される。これは、デルタＩ電流がチップ
ノイズを支配する差動オフチップドライバとして回路が
用いられる場合に、特に有効である。
容量、たとえばＣＯＵＴc４０から流れ、交差結合キャ
パシタＣc３４、および立ち上がり出力エミッタフォロ
ワ・トランジスタ（Ｔ２）３２を経て、立ち上がり出力
負荷容量ＣＯＵＴt３８に充電される。この電流は、ど
の電源も経ることなく流れるので、回路デルタＩノイズ
はほとんど除去される。これは、デルタＩ電流がチップ
ノイズを支配する差動オフチップドライバとして回路が
用いられる場合に、特に有効である。
【００１９】出力の立ち下がり遷移は、エミッタフォロ
ワ・プルダウン抵抗のみを用いた出力の立ち下がり遷移
よりも高速である。出力部の遅延は、ＤＣ電力にはあま
り依存せず、エミッタフォロワ電力の電流スイッチ段へ
の方向転換が、全体的な回路速度と電力との積を改善す
る。
ワ・プルダウン抵抗のみを用いた出力の立ち下がり遷移
よりも高速である。出力部の遅延は、ＤＣ電力にはあま
り依存せず、エミッタフォロワ電力の電流スイッチ段へ
の方向転換が、全体的な回路速度と電力との積を改善す
る。
【００２０】従来技術のエミッタフォロワ出力段は、低
い値のＶTに戻すことによって、エミッタ抵抗を電流源
のようにする。これは、トランジスタ内の電流が変化す
るのを阻止するために行い、ベースからエミッタへのス
イング損失を最小にする。本発明の回路は、エミッタ電
流が変化して、コレクタに信号を展開することを要求す
る。この回路によれば、もし電圧ＶTがあまりにも低い
と、エミッタ抵抗は共通抵抗Ｒtに戻り、エミッタ信号
が電流変化を展開するようにする。コレクタ抵抗ＲＣt
およびＲＣcの値は、コレクタ信号が出力信号とほぼ同
じ量スイングするように、エミッタ抵抗ＲＥtおよびＲ
Ｅcの値にほぼ等しくなければならない。したがって、
このコレクタ信号は、適切な負方向スイングを与える他
方の出力にＡＣ結合される。抵抗値は、要求される電力
／遅延の特性、および回路に用いられる技術に依存す
る。好適な実施例において、抵抗値は、Ｒc＝Ｒe＝６０
０オーム、Ｒt＝４００オームである。低電力設計で
は、かなり大きな抵抗値の抵抗を用いる。
い値のＶTに戻すことによって、エミッタ抵抗を電流源
のようにする。これは、トランジスタ内の電流が変化す
るのを阻止するために行い、ベースからエミッタへのス
イング損失を最小にする。本発明の回路は、エミッタ電
流が変化して、コレクタに信号を展開することを要求す
る。この回路によれば、もし電圧ＶTがあまりにも低い
と、エミッタ抵抗は共通抵抗Ｒtに戻り、エミッタ信号
が電流変化を展開するようにする。コレクタ抵抗ＲＣt
およびＲＣcの値は、コレクタ信号が出力信号とほぼ同
じ量スイングするように、エミッタ抵抗ＲＥtおよびＲ
Ｅcの値にほぼ等しくなければならない。したがって、
このコレクタ信号は、適切な負方向スイングを与える他
方の出力にＡＣ結合される。抵抗値は、要求される電力
／遅延の特性、および回路に用いられる技術に依存す
る。好適な実施例において、抵抗値は、Ｒc＝Ｒe＝６０
０オーム、Ｒt＝４００オームである。低電力設計で
は、かなり大きな抵抗値の抵抗を用いる。
【００２１】交差結合キャパシタＣt３６およびＣc３４
の容量は、出力負荷容量ＣＯＵＴt３８とＣＯＵＴc４０
との間の電圧が容量分割によって変化しないように、出
力負荷容量ＣＯＵＴt３８およびＣＯＵＴc４０に比べて
大きくなければならない。交差結合キャパシタの容量
は、負荷容量の４〜５倍でなければならない。この交差
結合キャパシタの大容量化は、順方向にバイアスされた
接合ダイオードまたはトランジスタ構造で達成される。
この回路を小さなＤＣバイアス電流でバイアスして、各
交差結合ダイオードに電圧Ｖbeを供給する。拡散容量
は、大きなＡＣ電流が、負の遷移出力負荷容量を切り替
えるのを支持する。エミッタおよびコレクタのスイング
は同じなので（前述したように）、ダイオード／トラン
ジスタ結合要素のＤＣバイアスは維持される。
の容量は、出力負荷容量ＣＯＵＴt３８とＣＯＵＴc４０
との間の電圧が容量分割によって変化しないように、出
力負荷容量ＣＯＵＴt３８およびＣＯＵＴc４０に比べて
大きくなければならない。交差結合キャパシタの容量
は、負荷容量の４〜５倍でなければならない。この交差
結合キャパシタの大容量化は、順方向にバイアスされた
接合ダイオードまたはトランジスタ構造で達成される。
この回路を小さなＤＣバイアス電流でバイアスして、各
交差結合ダイオードに電圧Ｖbeを供給する。拡散容量
は、大きなＡＣ電流が、負の遷移出力負荷容量を切り替
えるのを支持する。エミッタおよびコレクタのスイング
は同じなので（前述したように）、ダイオード／トラン
ジスタ結合要素のＤＣバイアスは維持される。
【００２２】図４〜６に、交差結合要素の他の実施例を
示す。交差結合要素は、順方向バイアス・ダイオード
（図４）、エミッタとベースを短絡したトランジスタ
（図５）またはエミッタとコレクタを短絡したトランジ
スタ（図６）がある。このようにバイアスされたトラン
ジスタは、ベース−エミッタ接合よりも一般に大きな順
方向バイアスのベース−コレクタ接合を利用しており、
所定の電流に対して、より大きな容量を与える。
示す。交差結合要素は、順方向バイアス・ダイオード
（図４）、エミッタとベースを短絡したトランジスタ
（図５）またはエミッタとコレクタを短絡したトランジ
スタ（図６）がある。このようにバイアスされたトラン
ジスタは、ベース−エミッタ接合よりも一般に大きな順
方向バイアスのベース−コレクタ接合を利用しており、
所定の電流に対して、より大きな容量を与える。
【００２３】交差結合ダイオードは、Ｖcc＝１．４Ｖ、
ＶT＝−０．７Ｖのとき、出力アップ・レベル＝０．３
Ｖおよび出力ダウン・レベル＝０．１Ｖでバイアスされ
る。これは、電流スイッチ段１０内で、電源電圧Ｖccに
対してシフト抵抗で３００ｍＶの電圧を低下させること
により行われる。
ＶT＝−０．７Ｖのとき、出力アップ・レベル＝０．３
Ｖおよび出力ダウン・レベル＝０．１Ｖでバイアスされ
る。これは、電流スイッチ段１０内で、電源電圧Ｖccに
対してシフト抵抗で３００ｍＶの電圧を低下させること
により行われる。
【００２４】
【発明の効果】本発明は、立ち下がり遷移を高速化する
ことによって、従来のＤＣＳ回路に伴う遅延の問題を改
善している。この高速化は、逆位相コレクタ信号に対し
てエミッタ出力段を容量的に交差結合することによって
達成される。
ことによって、従来のＤＣＳ回路に伴う遅延の問題を改
善している。この高速化は、逆位相コレクタ信号に対し
てエミッタ出力段を容量的に交差結合することによって
達成される。
【００２５】各位相の出力は、低インピーダンス・エミ
ッタフォロワ・ドライブにより急速に立ち上がる。出力
容量を充電する電流は、部分的には正電源からコレクタ
抵抗を経て供給されているが、主には逆位相出力容量か
ら本発明で設けられた交差結合キャパシタを経て供給さ
れている。この交差結合キャパシタは、逆位相出力容量
を効果的に放電させて、出力を急速に立ち下げる。回路
遷移が起こると、電流は、立ち下がり出力容量から、本
発明の交差結合キャパシタおよび立ち上がり出力トラン
ジスタを経て流れ、立ち上がり出力の出力容量を充電す
る。この電流は、どの電源も経ることなく流れるので、
システム内のデルタＩノイズを軽減する。
ッタフォロワ・ドライブにより急速に立ち上がる。出力
容量を充電する電流は、部分的には正電源からコレクタ
抵抗を経て供給されているが、主には逆位相出力容量か
ら本発明で設けられた交差結合キャパシタを経て供給さ
れている。この交差結合キャパシタは、逆位相出力容量
を効果的に放電させて、出力を急速に立ち下げる。回路
遷移が起こると、電流は、立ち下がり出力容量から、本
発明の交差結合キャパシタおよび立ち上がり出力トラン
ジスタを経て流れ、立ち上がり出力の出力容量を充電す
る。この電流は、どの電源も経ることなく流れるので、
システム内のデルタＩノイズを軽減する。
【図１】本発明による拡張差電流スイッチ論理回路を示
すブロック図である。
すブロック図である。
【図２】３レベル・カスコードＥＤＣＳ論理を用いて実
現した‘ＡＮＤ’回路を示す回路図である。
現した‘ＡＮＤ’回路を示す回路図である。
【図３】本発明によるＥＤＣＳ出力段を説明するための
回路図である。
回路図である。
【図４】本発明により必要とされる容量を与える構成の
例である。
例である。
【図５】本発明により必要とされる容量を与える構成の
例である。
例である。
【図６】本発明により必要とされる容量を与える構成の
例である。
例である。
１０ ３レベル・カスコード回路 １２ アップシフト回路 １４ ダウンシフト回路 １５ ３レベルＥＤＣＳ回路 １６ 出力段 ３０，３２ トランジスタ ３４，３６ キャパシタ ３８，４０ 出力負荷容量
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エドワード・バクスター・イーシェルバー ガー アメリカ合衆国 ニューヨーク州 ハイド パーク コルベイ ロード ８ (72)発明者 グレイ・トーマス・ヘンドリクソン アメリカ合衆国 ニューヨーク州 キング ストン バレンタイン アベニュー 75 (72)発明者 チャールズ・バリー・ウィン アメリカ合衆国 ニューヨーク州 ハイド パーク ローバート ドライブ 19 (56)参考文献 特開 昭61−88617（ＪＰ，Ａ) 欧州特許出願公開590811（ＥＰ，Ａ)
Claims (5)
- 【請求項１】差電流スイッチ回路を負荷に接続する差動
出力回路において、 １対のエミッタフォロワ回路を備え、前記１対のエミッ
タフォロワ回路は、それぞれベース、コレクタおよびエ
ミッタを持つ第１および第２トランジスタを有し、前記
第１および前記第２トランジスタのコレクタは抵抗を経
て正電源にそれぞれ接続されており、 前記第１トランジスタのコレクタと前記第２トランジス
タのエミッタとの間に結合された第１容量手段と、 前記第１トランジスタのエミッタと前記第２トランジス
タのコレクタとの間に結合された第２容量手段と、 前記第１および前記第２トランジスタのベースに接続さ
れ、前記差電流スイッチ回路から差入力を受け取る入力
手段と、 前記第１および前記第２トランジスタのエミッタにそれ
ぞれ接続された出力負荷と、 を備えることを特徴とする差動出力回路。 - 【請求項２】前記第１および前記第２容量手段は、ベー
ス、コレクタおよびエミッタを有し、前記ベースと前記
エミッタが短絡されているトランジスタであることを特
徴とする請求項１記載の差動出力回路。 - 【請求項３】前記第１および前記第２容量手段は、ベー
ス、コレクタおよびエミッタを有し、前記エミッタと前
記コレクタが短絡されているトランジスタであることを
特徴とする請求項１記載の差動出力回路。 - 【請求項４】前記第１および前記第２容量手段は、順方
向バイアス・ダイオードであることを特徴とする請求項
１記載の差動出力回路。 - 【請求項５】前記第１および前記第２トランジスタのエ
ミッタにそれぞれ接続された第１および第２エミッタ抵
抗と、 前記第１および前記第２エミッタ抵抗と直列に接続さ
れ、低基準電圧に接続された共通抵抗と、 をさらに備えることを特徴とする請求項１記載の差動出
力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US95692292A | 1992-10-02 | 1992-10-02 | |
| US956922 | 1992-10-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204852A JPH06204852A (ja) | 1994-07-22 |
| JPH088485B2 true JPH088485B2 (ja) | 1996-01-29 |
Family
ID=25498864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5210102A Expired - Lifetime JPH088485B2 (ja) | 1992-10-02 | 1993-08-25 | 差動出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5389832A (ja) |
| EP (1) | EP0590811A1 (ja) |
| JP (1) | JPH088485B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0764320B1 (en) * | 1994-06-10 | 2000-12-27 | Koninklijke Philips Electronics N.V. | Arrangement comprising a magnetic write head, and write amplifier with capacitive current compensation |
| US6069050A (en) | 1997-10-20 | 2000-05-30 | Taiwan Semiconductor Manufacturing Company | Cross-coupled capacitors for improved voltage coefficient |
| US6489196B1 (en) | 2002-01-28 | 2002-12-03 | United Electronics Corp. | Method of forming a capacitor with high capacitance and low voltage coefficient |
| US6822817B2 (en) * | 2002-10-31 | 2004-11-23 | International Business Machines Corporation | Preamplifier circuit suitable for use in magnetic storage devices |
| US6972624B1 (en) * | 2003-08-08 | 2005-12-06 | Linear Technology Corporation | Low-voltage high dynamic range variable-gain amplifier |
| KR100788223B1 (ko) * | 2005-08-23 | 2007-12-26 | 엔이씨 일렉트로닉스 가부시키가이샤 | 안정적인 효율을 가지는 차동 출력 회로 |
| US7443202B2 (en) * | 2006-06-02 | 2008-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus having the same |
| EP2110946A1 (en) * | 2008-04-18 | 2009-10-21 | STMicroelectronics (Grenoble) SAS | Differential RF amplifier |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2831987A (en) * | 1956-10-24 | 1958-04-22 | Navigation Computer Corp | Transistor binary comparator |
| US3463939A (en) * | 1966-02-10 | 1969-08-26 | Nasa | Pulsed differential comparator circuit |
| CA1007308A (en) * | 1972-12-29 | 1977-03-22 | Jack A. Dorler | Cross-coupled capacitor for ac performance tuning |
| US4626709A (en) * | 1984-09-28 | 1986-12-02 | Advanced Micro Devices, Inc. | Dynamic push-pull for ECL |
| EP0219867B1 (en) * | 1985-10-23 | 1993-12-29 | Nec Corporation | Logic circuit |
| US4760289A (en) * | 1986-08-04 | 1988-07-26 | International Business Machines Corporation | Two-level differential cascode current switch masterslice |
-
1993
- 1993-08-25 JP JP5210102A patent/JPH088485B2/ja not_active Expired - Lifetime
- 1993-09-07 EP EP93307061A patent/EP0590811A1/en not_active Ceased
-
1994
- 1994-03-03 US US08/217,139 patent/US5389832A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06204852A (ja) | 1994-07-22 |
| US5389832A (en) | 1995-02-14 |
| EP0590811A1 (en) | 1994-04-06 |
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