JPH0774986B2 - データバス接続システム - Google Patents

Description

【発明の詳細な説明】 〔目 次〕 概 要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作 用 実施例 第１実施例の説明（第３図、第４図） 第２実施例の説明（第５図、第６図） 発明の効果 〔概 要〕 同一のデータ入出力端子からビット配列順序の異なる複
数種類のデータを入出力するような装置を有してなるデ
ータ処理システムに関し、 同一の入出力端子よりビット配列の異なる複数種類のデ
ータを入出力する装置を接続する際に、該装置の接続に
よるソフトウェアの負担増やハードウェアの増加を最小
限に抑えることを目的とし、 データ・バスに接続され、所定の複数端子より、データ
の種類に応じて異なるビット配列順序で、データが入力
あるいは出力される第１の装置と、前記第１の装置にお
いて第１のビット配列順序で入力あるいは出力されるデ
ータが、前記データ・バスを介して該第１の装置との間
で転送される第２の装置と、前記データ・バスを介し
て、前記第１の装置との間で、該第１の装置において第
２のビット配列順序で入力あるいは出力されるデータが
転送され、また、前記第２の装置との間で、該第２の装
置において前記第１のビット配列順序で入力あるいは出
力されるデータが転送される第３の装置とを有してなる
データ処理システムにおいて、前記第３の装置と前記デ
ータ・バスとの間にデータ・ビト接続部が設けられ、該
データ・ビット接続部は、該データ・バスの使用権を有
するバス・マスタによって制御されることにより、該第
３の装置において入力あるいは出力されるデータのビッ
ト配列順序が一定になるように、該第３の装置における
データと、該データ・バス上のデータとの間でビット配
列順序の変換を行なうように構成する。

〔産業上の利用分野〕

本発明はデータ処理システムに関し、特に、同一のデー
タ入出力端子からビット配列順序の異なる複数種類のデ
ータを入出力するような装置を有してなるデータ処理シ
ステムに関する。

近年、半導体技術が進歩し、各種のマイクロプロセッサ
やそれらの周辺LSIが数多く出回っており、これらを使
用して装置を構成することが多くなっている。しかしな
がら、これらのLSIは同一ファミリー内では相互接続が
容易であるが、異なるファミリー間では、データビット
幅の相違、データビット順序の相違等があり、相互接続
が容易ではない。特に、同一の入出力端子から同一のデ
ータ・バスを用いて、互いにビットの配列順序の異なる
複数種類のデータを入出力するようなプロセッサのLSI
が存在し、このようなLSIを接続するシステムにおいて
は、ソフトウェアの処理によって該LSIとやり取りする
データのビット配列順序を調整する、あるいは、このよ
うなLSIのそれぞれに特別なインターフェイス回路を設
ける等が行なわれていた。このような従来のシステムの
構成は、ソフトウェアの複雑化、あるいは、ハードウェ
アの増大を招くものであり、より簡素な構成からなるシ
ステムの実現が要望されていた。

〔従来の技術〕

第８図は、同一の入出力端子からビットの配列順の異な
る複数種類のデータを入出力するLSIを接続してなる、
従来のデータ処理システムの第１の例としてイメージ・
データの圧縮／伸張処理を行なうLSI、AMD社製AM7971
（以下ではCEP,Compression Expansion Processorと称
す）を用いるイメージ処理装置の概略構成を示す図であ
る。本図において、４は16ビット・データ・バス、4aは
データ・バスの上位バイト、4bは同下位バイト、10はシ
ステム全体を制御する16ビット・マイクロ・プロセッサ
・ユニット（MPU）、20は上記CEP、21はCEPによる制御
信号線、３は16ビット・データ・メモリ、23は８ビット
・バス・トランシーバ（TRV）である。

CEP20は８ビットの幅のデータを入出力し、MPU10からデ
ータ・バス４の上位バイト4aを介して８ビットの制御情
報を入力して内部のレジスタに設定し、この制御情報に
基づいて、メモリ３に記憶されたデータを、自らが有す
るDMA機能を用いて読出して、これに圧縮または伸張処
理を施して、処理したデータを、再びDMA機能により該
メモリ３へ書込む。ここでCEP20においては、上記の制
御情報の入力および処理データの入出力は同一の８ビッ
トの端子を介して行なわれるが、両者のビットの配列順
序は逆である。上記制御情報は、上記16ビット・MPU10
と同様の、第７図（２）に示すような、MSBからLSBへ並
ぶ配列であるが、CEP20において入出力される処理デー
タは第７図（１）に示すような１バイト毎にLSBからMSB
への順に配列されている。

第８図の構成においてはCEP20の８ビットのデータ入出
力端子をデータ・バス４の上位バイト4aの各ビットにビ
ット配列順序を逆転して接続し、更にデータ・バス４の
上位バイト4aと下位バイト4bとの間を、該CEP20からの
制御信号線21により導通あるいは、しゃ断されるバス・
トランシーバ23を介して８ビットのパス接続するように
している。すなわち、この構成により、CEP20はメモリ
３の上位バイトにアクセスするときには、データ・バス
４の上位バイト4aを介して行ない、メモリ３の下位バイ
トをアクセスするときには、トランシーバ23を導通させ
て、CEP20からデータ・バス４の上位バイト4aを介して
データ・バス４の下位バイト4bに接続されるようにして
いる。

ところが、第８図の構成において、MPU10におけるデー
タ入出力時のビット配列順序とCEP20における制御情報
入力時のビット配列順序は同じであるが、上記のように
データ・バス４の上位ビット4aとCEP20のデータ入出力
端子との間がビット配列順序を逆転して接続されている
ことにより、MPU10がCEP20に前述の制御情報を入力する
際には、MPU10側でソフトウェアによって処理してCEP20
へ送る制御情報のビット配列順序を逆転して出力するよ
うにしている。

第９図は、第８図と同様に上記のCEPを用いるイメージ
処理装置の従来の構成の第２の例を示す図である。本図
のハードウェア構成は前述の第８図の構成と比較して、
CEP20とデータ・バス４の上位バイト4aとの間にのみ相
違点を有している。第９図においてはCEP20とデータ・
バス４の上位バイト4aとの間には、ビットの配列順序を
逆転させずにそのまま接続する８ビットのパス１と、ビ
ットの配列順序を逆転させて接続する、同じく８ビット
のパス２とが設けられており、これらのパスとCEP20と
の間に設けられたマルチプレクサ22が、いずれか１つの
パスを選択してCEP20のデータ入出力端子に接続する。
この選択は、MPU10からの制御信号線11により、該MPU10
がCEP20の内部レジスタに前記制御情報を入力するとき
にのみ上記パス１を選択するように制御するものであ
る。

〔発明が解決しようとする問題点〕

前述の従来のデータ処理システムのうち、第８図に示さ
れた構成においては、同一の入出力端子より入出力され
る、ビットの配列順序が異なる複数種類のデータのう
ち、ある種のデータについては、データ転送相手のプロ
セッサにおいてソフトウェアにより処理して、相手のプ
ロセッサ内部でビットの配列順序を調整しなければなら
ず、ソフトウェアの負担が大きいという問題がある。

また、第９図に示された構成においては、データ・バス
に複数個のCEPを接続する場合には、CEPの数に比例して
バス接続のための回路が増大するという問題がある。

本発明は上記の問題点に鑑み、なされたもので、同一の
入出力端子よりビット配列の異なる複数種類のデータを
入出力する装置を接続する際に、該装置の接続によるソ
フトウェアの負担増やハードウェアの増加を最小限に抑
えるデータ処理システムを提供することを目的とするも
のである。

〔問題点を解決するための手段〕

第１図は本発明に到る前の段階の構成の概略を示すもの
である。本図において、１は第１の装置、２は第２の装
置、３は第３の装置、４はデータ・バス、そして５はデ
ータ・ビット接続部である。

第１の装置１は、データ・バス４に接続され、この第１
の装置１においては、所定の複数端子より、データの種
類に応じて異なるビット配列順序で、データが入力ある
いは出力される。

第２の装置２においては、前記第１の装置１において第
１のビット配列順序で入力あるいは出力されるデータ
が、前記データ・バス４を介して該第１の装置１との間
で転送される。

第３の装置３においては、前記データ・バス４を介し
て、前記第１の装置１との間で、該第１の装置１におい
て第２のビット配列順序で入力あるいは出力されるデー
タが転送され、また、前記第２の装置２との間で、該第
２の装置２において前記第１のビット配列順序で入力あ
るいは出力されるデータが転送される。

第１図の構成においては、前記第３の装置３と前記デー
タ・バス４との間にデータ・ビット接続部５が設けら
れ、該データ・ビット接続部５は、該データ・バス４の
使用権を有するバス・マスタによって制御されることに
より、該第３の装置３において入力あるいは出力される
データのビット配列順序が一定になるように、該第３の
装置３におけるデータと、該データ・バス４上のデータ
との間のビット配列順序の変換を行なう。

第２図は本発明の概略構成を示す図である。本図におい
て、第１および第２の装置1,2の役割は、前述の第１図
の構成におけるものと同様であるが、第２図の構成にお
いては、前記第１の形態における第３の装置３は書込
み、および読出し可能なメモリ30に限定され、該第３の
装置３において第２の装置２との間で転送されるデータ
の全ビット幅は、Ｎを自然数として、前記の第１の装置
１において入力あるいは出力されるデータのビット幅の
Ｎ倍である。そして、前記メモリ30は、Ｎ個の等しいビ
ット幅を有する区分30a,30bに分けられ、且つ、前記デ
ータ・バス４も該メモリ30の各区分30a,30bに対応し
て、該メモリ30の各区分30a,30bと等しいビット幅を有
する区分4a,4bに分けられる。さらに、該第１の装置１
の前記所定の複数端子は該データ・バス４の前記区分4
a,4bのいずれか１つの各ビットに接続される。

以上の前提の上に、本発明においては、前記メモリ30と
前記データ・バス４との間にデータ・ビット接続部′を
設け、該データ・ビット接続部５′は、該データ・バス
４の使用権を有するバス・マスタによって制御されるこ
とにより、前記第１の装置１が該メモリ30の一区分をア
クセスするときには、前記第１の装置１の複数端子が接
続された前記データ・バス４の区分の各ビットを、前記
第１のビット配列順序と前記第２のビット配列順序との
間の変換が行なわれるようにビット配列順序を並べ換え
た上で、前記メモリ30の一区分の各ビットに接続し、前
記第２の装置２が該メモリ30をアクセスするときには、
該メモリ30の各区分の各ビットに、対応するデータ・バ
ス４の各区分の各ビットにそのままのビット配列順序で
接続する。

本発明によれば、更に具体的には、Ｌを自然数として、
各々4Lビットからなる上位および下位の区分からなるデ
ータ・バス４と、各々4Lビットからなる上位および下位
の区分30a,30bからなるメモリ30との間を接続するデー
タ・バス接続システム５′において、前記データ・バス
接続システム５′は、外部からの第１の制御信号に応じ
て、前記データ・バス４の上位および下位の区分を、そ
れぞれ前記メモリ30上位および下位の区分30a,30bに、
或るいは、上位および下位を入れ替えて前記メモリ30の
下位および上位の区分30a,30bにそれぞれ接続し、更
に、外部からの第２の制御信号に応じて、前記データ・
バス４の上位および下位の区分それぞれの区分内のビッ
ト順を正順または逆順にして前記メモリ30に接続し、前
記データ・バス接続システム５′は、前記データ・バス
４の上位および下位の区分4a,4bと前記メモリ30の上位
および下位の２つの区分31a,31bの入力端子との間に第
１および第２の論理回路52,53を有し、且つ、該メモリ3
0の該上位および下位の２つの区分31a,31bの出力端子と
該データ・バス４の上位および下位の区分4a,4bとの間
に第３および第４の論理回路54,55を有し、該第１、第
２、第３および第４の論理回路52,53,54,55は、同一の
構成からなり、前記第１、第２、第３および第４の論理
回路52,53,54,55の各々は、それぞれ、4L＋２ビットの
入力端子と4Lビットの出力端子とを有し、該入力端子の
4Lビットからデータを入力し、該入力端子の残り２ビッ
トから第１および第２の制御信号を入力し、前記第１の
制御信号に応じて、前記データを入力する入力端子の4L
ビットのうちの上位および下位の各々2Lビットを、前記
4Lビットの出力端子の上位および下位の各々2Lビットと
して出力するか、或るいは、上位および下位を入れ替え
て前記4Lビットの出力端子の下位および上位の各々2Lビ
ットとして出力し、更に、前記第２の制御信号に応じ
て、前記データを入力する入力端子の4Lビットのうちの
上位および下位の各々2Lビットそれぞれの内のビット順
を正順または逆順にして出力し、前記データ・バス４の
下位の区分4bの下位ＬビットD0〜D1は前記第１の論理回
路52の入力端子の下位ＬビットI0〜I1に、該データ・バ
スの下位の区分4bの次の2LビットD2〜D5は前記第２の論
理回路53の入力端子の下位2LビットI0〜I3に、そして、
該データ・バスの下位の区分4bの上位ＬビットD6〜D7は
前記第１の論理回路52の入力端子の下位から上位の順で
次のＬビットI2〜I3に接続され、該データ・バスの上位
の区分4aの下位ＬビットD8〜D9は該第１の論理回路52の
入力端子の下位から上位の順で次のＬビットI4〜I5に、
該データ・バスの上位の区分4aの次の2LビットD10〜D13
は該第２の論理回路53の入力端子の上位2LビットI4〜I7
に、該データー・バスの上位の区分4aの上位ＬビットD1
4〜D15は該第１の論理回路52の入力端子の上位Ｌビット
I6〜I7に接続され、前記第１および第２の論理回路52,5
3の出力端子の各々は、該第１および第２の論理回路52,
53の入力端子の各々から見た前記データ・バス４の上位
および下位の区分4a,4bの各ビットとの接続関係に等し
い対応で、前記メモリ30の上位および下位の区分31a,31
bの入力端子の各々と接続され、前記メモリ30の上位お
よび下位の区分31a,31bの出力端子の各々と前記第３お
よび第４の論理回路54,55の入力端子の各々とは、前記
のデータ・バス４上位および下位の区分4a,4bの各ビッ
トと該第１および第２の論理回路52,53の入力端子との
接続関係に等しい対応で接続され、そして、前記第３お
よび第４の論理回路54,55の出力端子の各々と前記デー
タ・バス４の上位および下位の区分4a,4bの各ビットと
は、前記第１および第２の論理回路52,53の出力端子の
各々と前記メモリ30の上位および下位の区分4a,4bの入
力端子との接続関係に等しい対応で接続され、前記第１
および第２の論理回路52,53は常に出力イネーブルであ
るように設定され、前記第３および第４の論理回路54,5
5は、前記バス・マスタにより、該メモリ30からのデー
タ読出し時においてのみ出力イネーブルとなるように制
御されることを特徴とするデータ・バス接続システムが
提供される。

〔作 用〕

第１図に示される構成においては、第１の装置１と第２
の装置との間では第１のビット配列順序でデータのやり
取りが行なわれる。

第２の装置２と第３の装置３との間でのデータのやり取
りの際は、このことを認識しているバス・マスタの制御
により、データ・バス４と第３の装置３との間に設けら
れたデータ・ビット接続部５はデータ・バス４上のデー
タ、あるいは、第３の装置において入出力されるデータ
を、変更しないでそのまま相手方に接続する。したがっ
て、第２の装置２と第３の装置３との間では第１のビッ
ト配列順序の形のままのデータがやり取りされる。

第１の装置１と第３の装置３との間でのデータのやり取
りの際、データは、第１の装置１からデータ・バス４上
までは第２のビット配列順序の形で存在しているが、第
３の装置３とデータ・バス４との間に設けられているデ
ータ・ビット接続部５において、第１の装置１との間の
データ転送であるときは、そのことを認識しているバス
・マスタの制御に従って、データ・バス上の第２のビッ
ト配列順序のデータは、第１のビット配列順序のデータ
に変換されて第３の装置３上へ出力され、逆に、第３の
装置３から第１のビット配列順序で出力されたデータは
第２のビット配列順序に変換されてデータ・バス４上に
出力される。

データ・バス４の使用権を獲得すると、該データ・バス
を介してのデータ転送を行なわしめるバス・マスタは、
通常、データのやり取りを行なう装置の一方であること
が多いが、本発明の構成の上からは、第１図中に示され
ない他の装置であってもよい。

以上のように、第１図の構成においては、ソフトウェア
上の特別な処理も必要とせず、また、第１の装置１が多
数接続される場合においても、接続に必要なハードウェ
アは第３の装置３に付設されたデータ・ビット接続部５
だけであってハードウェアを増設する必要はない。

第２図に示される本発明の概略構成においては、前述の
第１の構成の状況と異なるのは、第１の装置１において
入出力されるデータのビット幅が、Ｎを自然数として、
第３の装置３に対応するメモリ30において第２の装置２
との間でのデータ転送が行なわれるときのデータのビッ
ト幅の1/Nであることにある。したがって、本発明の概
略構成においては、メモリ30を上記第１の装置における
データのビット幅に等しいビット幅を有するＮ個の区分
に分割して、個々の区分毎にアクセスできる。すなわ
ち、データの書込み、あるいは読出しの制御が可能とな
るようにしておく。データ・バス４に関しては、実際に
構成上、手を加えるわけではないが、上記のメモリ30の
各区分30a,30b、あるいは次に述べる第１の装置１との
接続の対応関係を示すために、上記メモリ30の各区分30
a,30bと同じビット幅を有する区分4a,4bに分けて示して
いる。なお、第２図では仮にＮ＝２として示しているの
でメモリ30およびデータ・バス４は２つの区分を有して
いる。

さて、第１の装置１は上記データ・バス４の１区分、例
えば、4aに接続される。こうして、メモリ30の各区分30
a,30bへのアクセスはデータ・バス４の該区分4aを介し
て行なわれる。

本発明の概略構成におけるデータ・ビット接続部５′は
前述の第１図の構成におけるビット配列順序の変換動作
に加え、第１の装置１のようにビット幅の狭い装置から
のメモリ30へのアクセスの際には、バス・マスタの制御
により、指定されたメモリ30の区分のみにアクセスし得
るように上記データ・バス４の区分4aと該指定されたメ
モリ30の区分とを接続する。あるいは、メモリ30の全ビ
ット幅に等しい幅でデータ転送を行なう装置からのアク
セスに対しては、メモリ30の全ての区分30a,30bをデー
タ・バス４の対応する区分4a,4bに接続するというよう
に、該メモリ30がどの装置からのアクセスを受けるかに
より、そのビット幅に応じた制御をも行なう。こうし
て、第１の装置１のデータの入出力時のビット幅がメモ
リ30のビット幅の1/Nであるときも、メモリ30とデータ
・バス４の間に設けられたデータ・ビット接続部５′に
よって、ビット配列順序を整合させると共に、メモリ上
の各区分にアクセスできるようにする。

〔実施例〕

〔第１実施例の説明〕（第３図、第４図） 第３図は本発明の第１実施例の全体構成図である。本図
において、４は16ビットのデータ・バス、4a,4bはそれ
ぞれデータ・バス４の上位バイト（８ビット）、および
下位バイト（８ビット）、6a,6bは８ビットのパス、7a,
7bは８ビットのビット配列順序を逆転させるパス、10は
16ビットのマイクロ・プロセッサ・ユニット（MPU）、1
1はMPU10による制御信号線、20は前述のCEP、21はCEPに
よる 制御信号線、50,51はマルチプレクサ、30はメモ
リ、30a,30bはそれぞれ、メモリ30の上位側、および下
位側の８ビット領域である。

第３図は第２図の本発明の第２の形態に対応するもので
あって破線５′内が第２図のデータ・ビット接続部５′
の構成例を示すものである。MPU10、およびCEP20は各々
がメモリ30をアクセスするときに、バス・マスタとなっ
て、それぞれの制御信号11,21を介してデータ・ビット
接続部５′、具体的にはマルチプレクサ50,51を制御す
る。マルチプレクサ50の一方側には、データ・バス４の
上位バイト4aからのビット配列順序をそのまま保った８
ビットのパス6a、および、同じくデータ・バス４の上位
バイト4aからの第３図のＲの位置でビットの配列順序を
逆転した８ビットのパス7aが接続されており、また、メ
モリ30の上位８ビット領域30aに接続される該マルチプ
レクサ50の他方側の８ビットのパスは、上記の制御によ
り、前記の２つの８ビットのパス6a,7aのいずれかと接
続される。マルチプレクサ51の一方側には、同様に、デ
ータ・バス４の上位バイト4aからの図中Ｒの位置でビッ
ト配列順序を逆転した８ビットのパス7bと、今度はデー
タ・バス４の下位バイト4bからのビット配列順序を変え
ない８ビットのパス6bとが接続されており、メモリ30の
下位８ビット領域30bに接続される該マルチプレクサ51
の他方側の８ビットのパスもまた、前記の制御により、
これらの２つのパス6b,7bのいずれかと接続される。

MPU10がメモリ30をアクセスするときには、MPU10がマル
チプレクサ50および51を、それぞれ、パス6a側およびパ
ス6b側に接続されるように制御して、MPU10からデータ
・バス４、さらに、パス6aおよびパス6bを介してメモリ
30のそれぞれ、上位８ビット領域30aおよび下位８ビッ
ト領域30bに至るデータ転送のルートが確立されるよう
にする。

データ・バス４に複雑接続されるCEP20のいずれかがメ
モリ30の上位８ビット領域30aをアクセスするときに
は、CEP20がマルチプレクサ50を制御して、データ・バ
ス４の上位バイト4aから、ビット配列順序を逆転するパ
ス7aを介してメモリ30の上位８ビット領域30aに至るデ
ータ転送のルートが確立されるようにする。

また、CEP20がメモリ30の下位８ビット領域30bをアクセ
スするときには、マルチプレクサ51を制御して、データ
・バス４の上位バイト4aから、ビット配列順序を逆転す
るパス7bを介してメモリ30の下位８ビット領域30bに至
るデータ転送のルートが確立されるようにする。

第４図は第３図のメモリ30およびデータ・ビット接続部
５′のさらに具体的な構成例を示すものである。メモリ
30を実現する上位および下位の８ビットのメモリ・チッ
プ30a,30bは、それぞれ、８ビットのRAMである。そし
て、マルチプレクサ50は、前記の８ビットのパス6aとメ
モリ30の上位８ビット領域30aとの間を接続、あるい
は、非接続とするためのバス・トランシーバ50a、およ
び、前記のビット配列順序を逆転する８ビットのパス7a
とメモリ30の上位８ビット領域30aとの間を接続、ある
いは、非接続とするバス・トランシーバ50bとから構成
されている。バス・トランシーバ50a,50bは例えば市販
の74245型のICのように、双方向のトライステート・バ
ッファを各ビット毎に有してなるものであればよい。図
中のDIR、およびが前記の制御入力端子であって、
が“H"レベルのときには双方向共OFFである（しゃ断さ
れている）が、が“L"レベルのときには、DIRの
“L"、あるいは“H"に応じて、メモリ30aからの読出し
方向、あるいはメモリ30aへの書込み方向へのみONとな
る（導通する）。マルチプレクサ51の構成も、上記のマ
ルチプレクサ50の構成と全く同様に、前記パス6bまたは
パス7bのいずれかとメモリ30の下位８ビット領域30bと
を接続するバス・トランシーバ51aおよび51bからなる。
前述のようにパス6a,6bはデータ・バス４を介して16ビ
ットのマイクロプロセッサ、MPU10に至るものであるの
で、バス・トランシーバ50aおよび51aをイネーブルにす
る端子には、MPU10からメモリ30をアクセスする時に
“L"となるMPUアクセス信号が印加され、バス・トラン
シーバ50bおよび51bの端子には、それぞれ、CEP20が
メモリ30の上位８ビット領域30a、あるいは下位８ビッ
ト領域30bをアクセスするときに“L"となるCEPアクセス
信号が印加される。また、各バス・トランシーバ50a,50
b,51a,51bのDIR端子には、８ビットメモリ・チップ30a,
30bの出力イネーブル信号入力端子▲▼へのメモリ
・リード信号が共通に接続され、いずれかのメモリ８ビ
ット領域30aまたは30bからの読出し時には全てのバス・
トランシーバ50a,50b,51a,51bにおいてメモリからの読
出し方向になるようにしている。各メモリ・チップ30a,
30bへの書込みについてはMPU10あるいはCEP20からのラ
イト信号が各メモリ・チップ30a,30bのライト・イネー
ブル端子▲▼に印加されるようにしている。

ところで、第３図の構成において、MPU10が８ビットの
マイクロ・プロセッサ・ユニットであって、メモリ30も
８ビットであるときには、MPU10からデータ・バス４の
下位バイト4bへのパスは存在せず、したがってデータ・
バス４の下位バイト4bは不要となり、また、マルチプレ
クサ51および、パス6b,7bも不要となる。このとき、マ
ルチプレクサ50は、８ビットのメモリ30aへアクセスす
るのがMPU10であるか、CEP20であるかに応じてパス6aま
たはパス7aをメモリ30aに接続する。この機能が、第４
図において、メモリ・チップ30a、バス・トランシーバ5
0a,50b、そして、パス6a,7aのみからなる構成により実
現されることは明らかである。このときの構成が、本発
明の第１の形態に対応する。

〔第２実施例の説明〕（第５図、第６図） 第５図は本発明の第２実施例におけるデータ・ビット接
続部５′およびメモリ30の構成図である。本図におい
て、4aおよび4bは、それぞれ、16ビットのデータ・バス
４の上位８ビットおよび下位８ビット、31aおよび31b
は、それぞれ８ビットのRAM、52,53,54,55は８ビット×
1KのROMである。

８ビットのRAM31aおよび31bは、それぞれ８ビットのデ
ータ入力端子およびデータ出力端子を有しており、チッ
プ・イネーブル端子CEに、それぞれ上位バイト・アクセ
ス信号、あるいは、下位バイト・アクセス信号が印加さ
れることにより書込み、あるいは読出しが行なわれる。
また、それぞれのWE端子に印加される信号が“H"か“L"
かに応じてデータ書込み、あるいはデータ読出し状態と
なる。

ROM52,53,54,55はRAM31a,31bのデータ書込み用およびデ
ータ読出し用に、そして、それぞれにおいて上位バイト
側および下位バイト側に１つずつ設けられている。これ
らは、10ビットのデータの入力に応じて８ビットのデー
タを出力するものであれば、PROMであってもPAL等の論
理回路であってもよい。第５図の例では、I0〜I7および
X,Yの10ビットのデータの入力に応じて、０〜７の
８ビットのデータを出力する８ビット×1KのPROM（プロ
グラマブルROM）が用いられており、52,53,54,55の４つ
共全く同一内容が書込まれたものである。これらのPROM
における入力データと出力データの関係は、Ｘ端子およ
びＹ端子を制御入力端子と考えて、下表のとおりとなっ
ている。下表において、ENは出力イネーブル端子、any
は１でも０でもよいことを、Ｚはハイ・インピーダンス
状態を表わす。

第５図において各チップ間の接続は以下のとおりであ
る。まず、データ・バス４の下位バイト4bの下位２ビッ
トD0〜D1は書込み用上位バイト側ROM52の入力端子の下
位２ビットI0〜I1に、データ・バス４の下位バイト4bの
次の４ビットD2〜D5は書込み用下位バイト側ROM53の入
力端子の下位４ビットI0〜I3に、そして、データ・バス
４の下位バイト4bの上位２ビットD6〜D7は該ROM52の入
力端子の次の２ビットI2〜I3に接続される。さらに、デ
ータ・バス４の上位バイト4aの下位２ビットD8〜D9は該
ROM52の入力端子の次の２ビットI4〜I5に、データ・バ
ス４の上位バイト4aの次の４ビットD10〜D13は前記ROM5
3の入力端子の次のビットI4〜I7に、そして、データ・
バス４の上位バイト4aの上位２ビットD14〜D15は該ROM5
2の入力端子の上位２ビットI6〜I7に接続される。

前記下位バイト側RAM31bの入力端子の下位２ビットI0〜
I1には前記ROM52の出力端子の下位２ビット０〜１
が、該RAM31bの入力端子の次の４ビットI2〜I5には、前
記ROM53の出力端子の下位４ビット０〜３が、そし
て、該RAM31bの入力端子の上位２ビットI6〜I7には前記
ROM52の出力端子の次の２ビット２〜３が接続され
る。さらに、前記上位バイト側RAM31aの入力端子の下位
２ビットI0〜I1には前記ROM52の出力端子の次の２ビッ
トO4〜O5が、該RAM31aの入力端子の次の４ビットI2〜I5
には前記ROM53の出力端子の上位４ビット４〜７
が、そして、該RAM31aの入力端子の上位２ビットI6〜I7
には前記ROM52の出力端子の上位２ビット６〜７が
接続される。

次に、RAM31a,31bの出力側の接続に関しては、RAM31aお
よび31bの各出力端子と、読出し用上位バイト側ROM54お
よび読出し用下位バイト側ROM55の各入力端子との対応
が、前記データ・バス４の上位バイト4aおよび下位バイ
ト4bの各ビットと、前記ROM52および53の各入力端子と
の対応に等しくなるように接続され、さらに、該ROM54
および55の各出力端子と、データ・バス４の上位バイト
4aおよび下位バイト4bの各ビットとの対応が、前記ROM5
2および53の各出力端子と、前記RAM31aおよび31bの各入
力端子との対応に等しくなるように接続される。

なお、第５図と上記の説明からわかるように、RAM31a,3
1bの入力側においても出力側においても、ROM52,53の入
力端子、あるいはROM54,55の出力端子から見た、データ
・バス４の各端子との接続と、該ROM52,53の出力端子、
あるいはROM54,55の入力端子から見た、RAM31a,31bの入
力端子あるいは出力端子との接続とは対称になってい
る。すなわち、例えば、データ・バス４の上位および下
位バイト4a,4bの各ビットとROM52,53の入力端子の各々
との接続（対応）関係は、RAM31a,31bの入力端子の各々
と該ROM52,53の出力端子の各々との接続（対応）関係に
等しい。

以上の構成において、さらに、書込み用ROM52,53は常時
イネーブルとし、読出し側ROM54,55は、データ読出し時
のみバス・マスタ（MPU10またはCEP20）からの読出し
（リード）信号を“0"とすることにより出力イネーブル
とされる。

前記Ｘ端子には、４つのROM52,53,54,55共通に、メモリ
をアクセスする装置における入出力の際のデータのビッ
ト配列順序に応じて、“0"または“1"のビット逆転制御
信号が印加され、同じく４つのROMに共通のＹ端子につ
いては、８ビットのバス・マスタ、すなわち、第３図の
CEP20がメモリの下位バイト側31bをアクセスするときに
は、このＹ端子に“1"を印加する。このＹ端子に印加す
る信号としては、例えば、通常16ビットのマイクロプロ
セッサでは用いない、アドレスの最下位ビットを用い
る。

16ビットのMPU10がメモリをアクセスするときは、（X,
Y）＝（0,0）とする。このときはデータ・バス４の16ビ
ットD0〜D15の各々はそのままRAM31a,31b上の入力端子I
0〜I15上に印加される。そして、MPU10よりRAM31a,31b
の両者に対し、アクセス信号をCE端子に、アドレス信号
をアドレス端子に、そして書込み信号をWE端子に印加す
ることにより、データ・バス４上の16ビットのデータ
は、そのままのビット配列順序でメモリに書込まれる。
また、読出し時においても、MPU10よりROM54,55のEN端
子に読出し信号を印加することにより、RAM31a,31bの出
力端子０〜15からのデータはそのままデータ・バス
４上に取り出される。すなわち、この場合、第５図の構
成は等価的に第６図（１）のようになる。

次に,CEP20がメモリの上位バイト側31aをアクセスする
ときには、（X,Y）＝（1,0）とする。このとき、データ
・バス４の上位バイト4a上のデータD8〜D15のビット配
列順序が逆転されてD15〜D8となってRAM31aの入力端子I
0〜I7に印加される。そして、CEP20よりRAM31aのみのCE
端子に上位バイト・アクセス信号を印加し、さらにアド
レス信号および書込み信号を印加することにより、メモ
リ・チップ31aに上記のD15〜D8が書込まれる。ここで、
CEP20よりデータ・バス４の上位バイト4a上へ送られて
来たデータD8〜D15は、元々、メモリに記録すべきビッ
ト配列順序を逆転したものであったので、上記のように
D15〜D8の順となったことにより、正しいビット配列順
序でメモリに書込まれたことになる。読出し時において
も、RAM31aの出力端子０〜７から出力されたデータ
は、ビット配列順序を逆転されてデータ・バス４の上位
バイト4aに出力される。すなわち、この場合、第５図の
構成は等価的に第６図（４）のようになる。

CEP20がメモリの下位バイト側31bをアクセスするときに
は、（X,Y）＝（1,1）とする。このとき、データ・バス
４の上位バイト4a上のデータD8〜D15のビット配列順序
が逆転されてD15〜D8となったものが下位バイト側のRAM
31bの入力端子I0〜I7に印加される。今回はRAM31bのみ
がイネーブルとなるように制御され、上記データD15〜D
8は前記同様、アドレス信号および書込み信号によってR
AM31bに書込まれる。読出し時には、該RAM31bよりビッ
ト配列順序が逆転されたデータがデータ・バス４の上位
バイト4a上に読出される。すなわち、この場合、第５図
の構成は等価的に第６図（５）のようになる。

さらに、第２図には示されていないが、第２図のシステ
ムに、さらに、メモリ30をアクセスする８ビットの第４
の装置を接続するときには、第２図の第１の装置（１）
と同様にデータ・バス４の上位バイト4aにそのまま接続
する。この場合、もし該第４の装置がメモリの上位バイ
ト側のRAM31aをアクセスするときには、第５図の構成に
おいて（X,Y）＝（0,0）とすれば、データ・バス４の上
位バイト4a上のデータは、そのままビット配列順序を変
えずに、RAM31aの入力端子に印加され、さらに、前記と
同様に、上位バイト・アクセス信号、アドレス信号およ
び書込み信号を印加することにより該RAM31aに書込まれ
る。読出しの時も同様である。すなわち、この場合の構
成は等価的に第６図（２）のようになる。

また、該第４の装置がメモリの下位バイト側のRAM31bを
アクセスするときには、（X,Y）＝（0,1）とすることに
より、データ・バス４の上位バイト4a上のデータはその
まま、RAM31bの入力端子に印加され、前記と同様にして
該RAM31bに書込まれる。読出しのときも同様である。

尚、第５図の構成における配線が、RAM31a,31bに対して
左右対称であり、且つ、上下にも対称であることに明ら
かなように、CEP20は、データ・バスの下位バイト4bに
接続された場合においても、（X,Y）＝（0,1）とするこ
とにより、メモリの上位バイト側31aにアクセスするこ
とができる。

すなわち、第５図の構成においては、一般に、Ｙ＝１と
することにより、データ・バス４の上位バイト4aはメモ
リの下位バイト側31bに、データ・バス４の下位バイト4
bはメモリの上位バイト側31aに接続される。Ｙ＝０とす
れば、データ・バス４の上位バイト4aはメモリの上位バ
イト側31aに、データ・バス４の下位バイト4bはメモリ
の下位バイト側31bに接続される。

また、前述のように、Ｘ＝１とすることにより、データ
・バス４の上位バイト4aおよび下位バイト4bの各々は、
メモリの上位バイト側31aおよび下位バイト側31bのうち
（上記のＹで指定された方の）一方に、ビットの順を逆
順にして接続される。ビットの順は、Ｘ＝０とすれば、
正順となる。この場合は等価的に第６図（３）のように
なる。

以上のように、第５図の構成によれば、同一のPROMに同
じ内容を書込んだものを４つ使用するのみの簡易な構成
により、ビット配列順序の逆転、およびメモリの上位バ
イト、あるいは下位バイトへのアクセスが容易に行ない
得る。

なお、上記の実施例の説明においてメモリ30の区分31a,
31bおよび、論理回路52,53,54,55の幅を８ビットとした
が、第５図のビットの接続関係は、第５図においてＬを
自然数として、８ビット→4Lビットとしても一般に成立
する。

〔発明の効果〕

本発明によれば、同一入出力端子よりビット配列の異な
る複数種類のデータを入出力する装置を接続する際に、
該装置の接続によるソフトウェアの負担増やハードウェ
アの増加を最小限に抑えるデータ処理システムが実現さ
れる。

【図面の簡単な説明】

第１図は本発明に到る前の段階の構成を示す図、 第２図は本発明の概略構成図、 第３図は本発明の第１実施例の全体構成図、 第４図は第３図のデータ・ビット接続部５′およびメモ
リ30の構成例を示す図、 第５図は本発明の第２実施例におけるデータ・ビット接
続部５′およびメモリ30の構成図、 第６図は第５図の構成の説明図、 第７図はCEPおよびMPUにおける入出力データのビット配
列順序の違いを示す図、 第８図は従来のデータ処理システムの第１の例の構成
図、そして、 第９図は従来のデータ処理システムの第２の例の構成図
である。 （符号の説明） １……第１の装置、２……第２の装置、 ３……第３の装置、４……データ・バス、 4a……データ・バスの上位バイト、 4b……データ・バスの下位バイト、 5,5′……データ・ビット接続部、 6a,6b,7a,7b……８ビット・パス、 10……MPU、 11……MPUによる制御信号線、 20……CEP、 21……CEPによる制御信号線、 22……マルチプレクサ、 23……バス・トランシーバ、 30……メモリ、 30a……メモリの上位バイト領域、 30b……メモリの下位バイト領域、 31a,31b……RAM、 50,51……マルチプレクサ、 50a,50b,51a,51b……バス・トランシーバ、 52,53,54,55……ROM。

Claims (1)

【特許請求の範囲】
1. 【請求項１】Ｌを自然数として、各々4Lビットからなる
   上位および下位の区分からなるデータ・バス（４）と、
   各々4Lビットからなる上位および下位の区分（30a,30
   b）からなるメモリ（30）との間を接続するデータ・バ
   ス接続システム（５′）において、 前記データ・バス接続システム（５′）は、外部からの
   第１の制御信号に応じて、前記データ・バス（４）の上
   位および下位の区分を、それぞれ前記メモリ（30）の上
   位および下位の区分（30a,30b）に、或るいは、上位お
   よび下位を入れ替えて前記メモリ（30）の下位および上
   位の区分（30a,30b）にそれぞれ接続し、更に、外部か
   らの第２の制御信号に応じて、前記データ・バス（４）
   の上位および下位の区分それぞれの区分内のビット順を
   正順または逆順にして前記メモリ（30）に接続し、 前記データ・バス接続システム（５′）は、 前記データ・バス（４）の上位および下位の区分（4a,4
   b）と前記メモリ（30）の上位および下位の２つの区分
   （31a,31b）の入力端子との間に第１および第２の論理
   回路（52,53）を有し、且つ、該メモリ（30）の該上位
   および下位の２つの区分（31a,31b）の出力端子と該デ
   ータ・バス（４）の上位および下位の区分（4a,4b）と
   の間に第３および第４の論理回路（54,55）を有し、該
   第１、第２、第３および第４の論理回路（52,53,54,5
   5）は、同一の構成からなり、 前記第１、第２、第３および第４の論理回路（52,53,5
   4,55）の各々は、それぞれ、4L＋２ビットの入力端子と
   4Lビットの出力端子とを有し、該入力端子の4Lビットか
   らデータを入力し、該入力端子の残り２ビットから第１
   および第２の制御信号を入力し、前記第１の制御信号に
   応じて、前記データを入力する入力端子の4Lビットのう
   ちの上位および下位の各々2Lビットを、前記4Lビットの
   出力端子の上位および下位の各々2Lビットとして出力す
   るか、或るいは、上位および下位を入れ替えて前記4Lビ
   ットの出力端子の下位および上位の各々2Lビットとして
   出力し、更に、前記第２の制御信号に応じて、前記デー
   タを入力する入力端子の4Lビットのうちの上位および下
   位の各々2Lビットそれぞれの内のビット順を正順または
   逆順にして出力し、 前記データ・バス（４）の下位の区分（4b）の下位Ｌビ
   ット（D0〜D1）は前記第１の論理回路（52）の入力端子
   の下位Ｌビット（I0〜I1）に、該データ・バスの下位の
   区分（4b）の次の2Lビット（D2〜D5）は前記第２の論理
   回路（53）の入力端子の下位2Lビット（I0〜I3）に、そ
   して、該データ・バスの下位の区分（4b）の上位Ｌビッ
   ト（D6〜D7）は前記第１の論理回路（52）の入力端子の
   下位から上位の順で次のＬビット（I2〜I3）に接続さ
   れ、該データ・バスの上位の区分（4a）の下位Ｌビット
   （D8〜D9）は該第１の論理回路（52）の入力端子の下位
   から上位の順で次のＬビット（I4〜I5）に、該データ・
   バスの上位の区分（4a）の次の2Lビット（D10〜D13）は
   該第２の論理回路（53）の入力端子の上位2Lビット（I4
   〜I7）に、該データー・バスの上位の区分（4a）の上位
   Ｌビット（D14〜D15）は該第１の論理回路（52）の入力
   端子の上位Ｌビット（I6〜I7）に接続され、 前記第１および第２の論理回路（52,53）の出力端子の
   各々は、該第１および第２の論理回路（52,53）の入力
   端子の各々から見た前記データ・バス（４）の上位およ
   び下位の区分（4a,4b）の各ビットとの接続関係に等し
   い対応で、前記メモリ（30）の上位および下位の区分
   （31a,31b）の入力端子の各々と接続され、 前記メモリ（30）の上位および下位の区分（31a,31b）
   の出力端子の各々と前記第３および第４の論理回路（5
   4,55）の入力端子の各々とは、前記のデータ・バス
   （４）上位および下位の区分（4a,4b）の各ビットと該
   第１および第２の論理回路（52,53）の入力端子との接
   続関係に等しい対応で接続され、そして、 前記第３および第４の論理回路（54,55）の出力端子の
   各々と前記データ・バス（４）の上位および下位の区分
   （4a,4b）の各ビットとは、前記第１および第２の論理
   回路（52,53）の出力端子の各々と前記メモリ（30）の
   上位および下位の区分（4a,4b）の入力端子との接続関
   係に等しい対応で接続され、 前記第１および第２の論理回路（52,53）は常に出力イ
   ネーブルであるように設定され、前記第３および第４の
   論理回路（54,55）は、前記バス・マスタにより、該メ
   モリ（30）からのデータ読出し時においてのみ出力イネ
   ーブルとなるように制御されることを特徴とするデータ
   ・バス接続システム。