JPS6126103B2 - - Google Patents
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- JPS6126103B2 JPS6126103B2 JP56206301A JP20630181A JPS6126103B2 JP S6126103 B2 JPS6126103 B2 JP S6126103B2 JP 56206301 A JP56206301 A JP 56206301A JP 20630181 A JP20630181 A JP 20630181A JP S6126103 B2 JPS6126103 B2 JP S6126103B2
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- JP
- Japan
- Prior art keywords
- signal
- bus
- processor
- multiplexer
- storage device
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
(1) 発明の分野
本発明は、一般的には計算装置に関するもので
あり、複数のマイクロプロセツサによつて呼出し
できる一つの共通な記憶装置を用いる装置に関す
るもので、各マイクロプロセツサが異なる大きさ
の語を有する場合の計算装置を含んでいる。
あり、複数のマイクロプロセツサによつて呼出し
できる一つの共通な記憶装置を用いる装置に関す
るもので、各マイクロプロセツサが異なる大きさ
の語を有する場合の計算装置を含んでいる。
(2) 従来技術
計算機システム技術の急速な発展につれて、マ
イクロプロセツサという装置が計算装置の一部分
として用いられることが当り前になつてきた。多
くの場合に、マイクロプロセツサは、補助装置ま
たは補助回路として用いられて、特定の仕事また
は機能を中央処理CPUの直接の制御のもとかま
たはそれの付属物として行なう。たいていの場合
には、マイクロプロセツサは、計算装置の主記憶
装置を妨害したりまたはそれと相互作用をしない
独立の記憶能力をもつように構成される。しかし
プロセツサと計算装置との間の情報の交換を可能
にすることまたはそれを必要とすることさえも非
常に望ましいときが度々ある。
イクロプロセツサという装置が計算装置の一部分
として用いられることが当り前になつてきた。多
くの場合に、マイクロプロセツサは、補助装置ま
たは補助回路として用いられて、特定の仕事また
は機能を中央処理CPUの直接の制御のもとかま
たはそれの付属物として行なう。たいていの場合
には、マイクロプロセツサは、計算装置の主記憶
装置を妨害したりまたはそれと相互作用をしない
独立の記憶能力をもつように構成される。しかし
プロセツサと計算装置との間の情報の交換を可能
にすることまたはそれを必要とすることさえも非
常に望ましいときが度々ある。
多くの計算装置に多数のマイクロプロセツサを
導入する場合には、マイクロプロセツサが互いに
通信できることが殆んど不可欠である。この事情
は、マイクロプロセツサの多くが異なる語長、例
えば16ビツトまたは８ビツト語、をもつていて、
そのことが情報の交換を複雑にするので、問題を
生んだ。さらに、多数のマイクロプロセツサを用
いると、普通、記憶装置などの周辺装置を多数使
うことを必要とする。もちろん、これはプログラ
ミング、ハードウエア、システム地理などに関し
て高価になる。従つて各マイクロプロセツサにで
きるだけ多くの周辺装置を共有させることが非常
に望ましい。この目的のために、各プロセツサ間
の通信が非常に望ましい。
導入する場合には、マイクロプロセツサが互いに
通信できることが殆んど不可欠である。この事情
は、マイクロプロセツサの多くが異なる語長、例
えば16ビツトまたは８ビツト語、をもつていて、
そのことが情報の交換を複雑にするので、問題を
生んだ。さらに、多数のマイクロプロセツサを用
いると、普通、記憶装置などの周辺装置を多数使
うことを必要とする。もちろん、これはプログラ
ミング、ハードウエア、システム地理などに関し
て高価になる。従つて各マイクロプロセツサにで
きるだけ多くの周辺装置を共有させることが非常
に望ましい。この目的のために、各プロセツサ間
の通信が非常に望ましい。
しかし、この通信は各マイクロプロセツサ内に
適当なデータバスもしくは指令バスまたはその両
方及びアドレスを必要とすることを理解しなけれ
ばならない。なお、完全に独立した通信バスが設
けられなければ、バスの複雑な制御が必要になつ
たり、またはマイクロプロセツサの利用が非能率
になることがしばしば起るであろう。従つて、各
マイクロプロセツサが語長に関係なく互いに通信
できる計算装置を提供することが非常に望まし
い。さらに一つ以上のマイクロプロセツサを共用
バスから事実上しめ出すことなく、データもしく
は指令またはその両方を共通記憶装置とやりとり
することができるようにすることが望ましい。
適当なデータバスもしくは指令バスまたはその両
方及びアドレスを必要とすることを理解しなけれ
ばならない。なお、完全に独立した通信バスが設
けられなければ、バスの複雑な制御が必要になつ
たり、またはマイクロプロセツサの利用が非能率
になることがしばしば起るであろう。従つて、各
マイクロプロセツサが語長に関係なく互いに通信
できる計算装置を提供することが非常に望まし
い。さらに一つ以上のマイクロプロセツサを共用
バスから事実上しめ出すことなく、データもしく
は指令またはその両方を共通記憶装置とやりとり
することができるようにすることが望ましい。
(3) 発明の概要
異なるビツトの語長を有する複数のマイクロプ
ロセツサを用いる計算機システムを図示して説明
する。各マイクロプロセツサは、マルチプレクサ
を経て一つの共通記憶装置に接続されている。一
つの制御論理回路網が、マルチプレクサの動作を
制御し、記憶装置と適当なマイクロプロセツサが
適当なときに相互接続されるのを確実にするため
に設けられている。その論理回路は、また、大き
い方の語長のどのバイトが作動されるべきかを制
御する。マルチプレクサの動作を制御するために
インタロツク装置も用いられる。
ロセツサを用いる計算機システムを図示して説明
する。各マイクロプロセツサは、マルチプレクサ
を経て一つの共通記憶装置に接続されている。一
つの制御論理回路網が、マルチプレクサの動作を
制御し、記憶装置と適当なマイクロプロセツサが
適当なときに相互接続されるのを確実にするため
に設けられている。その論理回路は、また、大き
い方の語長のどのバイトが作動されるべきかを制
御する。マルチプレクサの動作を制御するために
インタロツク装置も用いられる。
(4) 好ましい実施例の説明
さて第１図を参照すると、本発明の好ましい実
施例のブロツク線図が示してある。この実施例に
おいては、記憶装置１００が描かれている。この
記憶装置は、任意の適当な構成の作業記憶装置ま
たは交換記憶装置であつてもよい。普通は、記憶
装置１００は、乱アクセス記憶装置RAMであ
る。
施例のブロツク線図が示してある。この実施例に
おいては、記憶装置１００が描かれている。この
記憶装置は、任意の適当な構成の作業記憶装置ま
たは交換記憶装置であつてもよい。普通は、記憶
装置１００は、乱アクセス記憶装置RAMであ
る。
マルチプレクサMUX１０１が記憶装置１００
に双向方メモリバス１０２及び単方向バス１１５
を介して接続されている。双方向バス１０２は、
記憶装置１００とMUX１０１との間でデータを
交換できるようにする。単方向バス１１５を用い
て記憶場所のアドレスをMUX１０１によつて選
択する。MUX１０１は、ポインタバス１０４に
よつてインタロツク回路１０３に接続されてい
る。インタロツク回路１０３は、バス１０４を通
してMUX１０１の動作を選択的に制御するポイ
ンタ信号PNTRを与える。
に双向方メモリバス１０２及び単方向バス１１５
を介して接続されている。双方向バス１０２は、
記憶装置１００とMUX１０１との間でデータを
交換できるようにする。単方向バス１１５を用い
て記憶場所のアドレスをMUX１０１によつて選
択する。MUX１０１は、ポインタバス１０４に
よつてインタロツク回路１０３に接続されてい
る。インタロツク回路１０３は、バス１０４を通
してMUX１０１の動作を選択的に制御するポイ
ンタ信号PNTRを与える。
MUX１０１は、アドレス転送バス１１２及び
データ転送バス１０５を経てアドレス／データバ
スDB1にそれぞれ接続されている。バス１０５は
また、データをバスDB1からMUX１０１へまた
はMUXからデータバスへ転送できる双方向バス
である。反対に、アドレスバス１１２は、アドレ
ス情報をDB1バスからMUX１０１へ転送する単
方向性である。
データ転送バス１０５を経てアドレス／データバ
スDB1にそれぞれ接続されている。バス１０５は
また、データをバスDB1からMUX１０１へまた
はMUXからデータバスへ転送できる双方向バス
である。反対に、アドレスバス１１２は、アドレ
ス情報をDB1バスからMUX１０１へ転送する単
方向性である。
同様に、MUX１０１は、アドレス転送バス１
１３及びデータ転送バス１０６を介してアドレ
ス／データバスDB2へ接続されている。この場合
には、バス１１３及び１０６は、共に双方向バス
である。
１３及びデータ転送バス１０６を介してアドレ
ス／データバスDB2へ接続されている。この場合
には、バス１１３及び１０６は、共に双方向バス
である。
なお、インタロツク回路１０３は、インタロツ
クバス１０７及び１０８を介してデータバスDB1
及びDB2に接続されている。バス１０７及び１０
８もまた双方向バスで、情報をそれぞれのデータ
バスからインタロツク回路へ転送するのとその逆
とをできる。
クバス１０７及び１０８を介してデータバスDB1
及びDB2に接続されている。バス１０７及び１０
８もまた双方向バスで、情報をそれぞれのデータ
バスからインタロツク回路へ転送するのとその逆
とをできる。
プロセツサP1は、プロセツサ・アドレスバス
１１１及びプロセツサ・データバス１０９を介し
てアドレス／データバスDB1に接続され、プロセ
ツサP2は、プロセツサ・アドレスバス１１４及
びプロセツサ・データバス１１０によつてアドレ
ス／データバスDB2に接続されている。プロセツ
サ・データバス１０９及び１１０は、それぞれ双
方向性であり、データをそれぞのデータバスから
それぞれのプロセツサへまたその逆に転送でき
る。逆に、バス１１１はアドレス情報をアドレ
ス／データバスDB1に供給する単方向バスであ
る。バス１１４はアドレス情報をアドレス／デー
タバスDB2との間で双方向に転送できる双方向バ
スである。
１１１及びプロセツサ・データバス１０９を介し
てアドレス／データバスDB1に接続され、プロセ
ツサP2は、プロセツサ・アドレスバス１１４及
びプロセツサ・データバス１１０によつてアドレ
ス／データバスDB2に接続されている。プロセツ
サ・データバス１０９及び１１０は、それぞれ双
方向性であり、データをそれぞのデータバスから
それぞれのプロセツサへまたその逆に転送でき
る。逆に、バス１１１はアドレス情報をアドレ
ス／データバスDB1に供給する単方向バスであ
る。バス１１４はアドレス情報をアドレス／デー
タバスDB2との間で双方向に転送できる双方向バ
スである。
動作しているときは、一方のプロセツサが識別
されて優先順位を割当てられている。この場合
に、優先順位は、プロセツサP2に割当てられて
いる。従つて、インタロツク回路１０３が後述の
ようにプロセツサP1に明白にロツクされなけれ
ば、プロセツサP2は、MUX１０１及びそれぞれ
のデータ転送バス１０２，１０６及び１１０なら
びにデータバスDB2及びそれぞれのアドレスバス
１１３，１１４及び１１５を介して記憶装置１０
０に接続される。プロセツサP1が再び記憶装置
１００にアクセスするためには、プロセツサP1
は、一つのビツト（普通は２進数「１」）をバス
１０７を介してインタロツク回路に書込むことに
よつてインタロツク回路１０３の制御権を得なけ
ればならない。次にプロセツサP1は、２進数１
が実際に書込まれたかどうかを判断するために、
インタロツク回路１０３を読む。２進数１がプロ
セツサP1によつてインタロツク回路１０３に書
き込まれなかつた場合には、プロセツサP2は、
既にインタロツク回路１０３を制御しているか
ら、プロセツサP1は、記憶装置１００にアクセ
スする必要のない他の作業を続行する。次に、プ
ロセツサP1は、あとで戻つて２進数１が実際に
プロセツサP1によつてインタロツク回路１０３
に書込まれるまでこの過程を繰返すことになる。
一方では、プロセツサP2は、記憶装置１００に
接続されており、それに関する任意の所望の様式
で機能できる。
されて優先順位を割当てられている。この場合
に、優先順位は、プロセツサP2に割当てられて
いる。従つて、インタロツク回路１０３が後述の
ようにプロセツサP1に明白にロツクされなけれ
ば、プロセツサP2は、MUX１０１及びそれぞれ
のデータ転送バス１０２，１０６及び１１０なら
びにデータバスDB2及びそれぞれのアドレスバス
１１３，１１４及び１１５を介して記憶装置１０
０に接続される。プロセツサP1が再び記憶装置
１００にアクセスするためには、プロセツサP1
は、一つのビツト（普通は２進数「１」）をバス
１０７を介してインタロツク回路に書込むことに
よつてインタロツク回路１０３の制御権を得なけ
ればならない。次にプロセツサP1は、２進数１
が実際に書込まれたかどうかを判断するために、
インタロツク回路１０３を読む。２進数１がプロ
セツサP1によつてインタロツク回路１０３に書
き込まれなかつた場合には、プロセツサP2は、
既にインタロツク回路１０３を制御しているか
ら、プロセツサP1は、記憶装置１００にアクセ
スする必要のない他の作業を続行する。次に、プ
ロセツサP1は、あとで戻つて２進数１が実際に
プロセツサP1によつてインタロツク回路１０３
に書込まれるまでこの過程を繰返すことになる。
一方では、プロセツサP2は、記憶装置１００に
接続されており、それに関する任意の所望の様式
で機能できる。
プロセツサP2が記憶装置１００に対する動作
を完了すると、プロセツサP2は、インタロツク
回路をリセツトしてプロセツサP1に２進数１を
インタロツク回路１０３に書込む機会（及び読取
る機会も）を与える。これが起ると、ポインタ１
０４がMUX１０１に記憶装置とプロセツサP1を
適当なデータバス１０２，１０５，１０９及びデ
ータバスDB1ならびにアドレスバス１１１，１１
２及び１１５を介して接続するように指示する。
同時に、プロセツサP2は、こんどはMUX１０１
を介して記憶装置１００と連絡することを阻止さ
せる。このときに、プロセツサP1は、こんどは
記憶装置１００と連絡しており、この記憶装置に
アクセスして適当な機能をどれでも実行すること
ができる。プロセツサP1が適当な機能を実行し
終つたとき、インタロツク回路が切換えられてプ
ロセツサP2が、こんどはプロセツサP1を除外し
てプロセツサP2がそうしたいと思えば記憶装置
１００をアクセスできる。逆に、プロセツサP2
がインタロツク回路１０３を制御しなければ、プ
ロセツサP1は戻つて、インタロツク回路の制御
権をとるのでプロセツサP2を除外して記憶装置
１００を呼出しできる。
を完了すると、プロセツサP2は、インタロツク
回路をリセツトしてプロセツサP1に２進数１を
インタロツク回路１０３に書込む機会（及び読取
る機会も）を与える。これが起ると、ポインタ１
０４がMUX１０１に記憶装置とプロセツサP1を
適当なデータバス１０２，１０５，１０９及びデ
ータバスDB1ならびにアドレスバス１１１，１１
２及び１１５を介して接続するように指示する。
同時に、プロセツサP2は、こんどはMUX１０１
を介して記憶装置１００と連絡することを阻止さ
せる。このときに、プロセツサP1は、こんどは
記憶装置１００と連絡しており、この記憶装置に
アクセスして適当な機能をどれでも実行すること
ができる。プロセツサP1が適当な機能を実行し
終つたとき、インタロツク回路が切換えられてプ
ロセツサP2が、こんどはプロセツサP1を除外し
てプロセツサP2がそうしたいと思えば記憶装置
１００をアクセスできる。逆に、プロセツサP2
がインタロツク回路１０３を制御しなければ、プ
ロセツサP1は戻つて、インタロツク回路の制御
権をとるのでプロセツサP2を除外して記憶装置
１００を呼出しできる。
従つて、二つのプロセツサのどちらも交換記憶
装置１００にアクセスできる。しかし、二つのプ
ロセツサは、同時に記憶装置１００と相互作用す
ることはできない。従つて、それぞれのプロセツ
サの不適当な作用及び動作が防止される。しか
し、プロセツサP2は、事実上、インタロツク回
路１０３の動作の働きとして、記憶装置１００の
制御権（または制御する優先権）をもつている。
他方において、プロセツサP2によるポインタの
放棄を含む適当な信号条件の場合には、プロセツ
サP1はその回路の制御権をとつて、その所望の
機能を行うことができる。
装置１００にアクセスできる。しかし、二つのプ
ロセツサは、同時に記憶装置１００と相互作用す
ることはできない。従つて、それぞれのプロセツ
サの不適当な作用及び動作が防止される。しか
し、プロセツサP2は、事実上、インタロツク回
路１０３の動作の働きとして、記憶装置１００の
制御権（または制御する優先権）をもつている。
他方において、プロセツサP2によるポインタの
放棄を含む適当な信号条件の場合には、プロセツ
サP1はその回路の制御権をとつて、その所望の
機能を行うことができる。
次に第２図を参照すると、本発明の記憶装置及
びメモリバス部分の配線図が示してある。この実
施例においては、記憶装置はそれが情報をプロセ
ツサと交換したりまたはプロセツサ間で交換され
たり、その両方を行なつたりするので交換記憶装
置と名付けられている。交換記憶装置は、三つの
記憶装置２００，２０１及び２０２から成つてい
る。これらの記憶装置は、それぞれ事実上同一の
構成をしており、集積回路チツプの形にすること
ができる。実際上は、適当な記憶容量と動作が利
用できれば図示の三つの記憶装置を単一の記憶装
置に結合できる。
びメモリバス部分の配線図が示してある。この実
施例においては、記憶装置はそれが情報をプロセ
ツサと交換したりまたはプロセツサ間で交換され
たり、その両方を行なつたりするので交換記憶装
置と名付けられている。交換記憶装置は、三つの
記憶装置２００，２０１及び２０２から成つてい
る。これらの記憶装置は、それぞれ事実上同一の
構成をしており、集積回路チツプの形にすること
ができる。実際上は、適当な記憶容量と動作が利
用できれば図示の三つの記憶装置を単一の記憶装
置に結合できる。
各記憶装置の入力端子は、入力線EA00ないし
EA07に接続されて線名と同一呼称の信号を受け
る。これらの線及び信号は、交換記憶装置アドレ
スバス上の交換記憶装置アドレス信号を表してい
る。同様に、各記憶装置２０１及び２０２の出力
端子は、線ED00ないしED07に接続されてそれら
の線は交換記憶装置データバスを含み線名と同一
呼称の信号を伝える。交換記憶装置データバス及
び交換記憶装置アドレスバスは、第３図に示すよ
うにマルチプレクサと論理回路に接続されてい
る。
EA07に接続されて線名と同一呼称の信号を受け
る。これらの線及び信号は、交換記憶装置アドレ
スバス上の交換記憶装置アドレス信号を表してい
る。同様に、各記憶装置２０１及び２０２の出力
端子は、線ED00ないしED07に接続されてそれら
の線は交換記憶装置データバスを含み線名と同一
呼称の信号を伝える。交換記憶装置データバス及
び交換記憶装置アドレスバスは、第３図に示すよ
うにマルチプレクサと論理回路に接続されてい
る。
なお信号EMOE1−が記憶装置２００ないし２
０２に供給されると、アドレスバスにある情報が
記憶装置に入れられる、すなわち印加される。逆
に「真」信号EMWR1−が記憶装置に加えられる
と、例えば交換記憶装置データバスに、出力信号
を発生する。（この実施例においては、EMWR1
−は、信号が低値レベル信号であるとき真であ
る。） 記憶装置及び特に信号のパリテイに関する制御
装置は、NORゲート２０３ないし２０８によつ
て制御される。特に、書込み信号WRは、ゲート
２０３及び２０６の各々の一方の入力端子に加え
られる。読取り信号RDはゲート２０４及び２０
５の各々の一方の入力端子に加えられる。86H入
力信号は、ゲート２０３及び２０４の各々の他方
の入力端子に加えられる。同様に、入力信号86L
は、ゲート２０５及び２０６の各々の他方の入力
端子に加えられる。他の読取り信号REDZ1は、
ゲート２０７の一方の入力端子に加えられる。他
の書込み信号WRZ1は、ゲート２０８の入力端子
に加えられる。入力信号ZCPE1はゲート２０７
及び２０８の各々の一方の入力端子に加えられ
る。ゲート２０３ないし２０８からの出力信号
は、それぞれ３状態ゲート２０９ないし２１４の
イネーブル端子に加えられる。これらの信号及び
ゲートは、回路のパリテイ検査に関するものであ
るが、それ自体は本発明のどの部分をも形成して
いない。
０２に供給されると、アドレスバスにある情報が
記憶装置に入れられる、すなわち印加される。逆
に「真」信号EMWR1−が記憶装置に加えられる
と、例えば交換記憶装置データバスに、出力信号
を発生する。（この実施例においては、EMWR1
−は、信号が低値レベル信号であるとき真であ
る。） 記憶装置及び特に信号のパリテイに関する制御
装置は、NORゲート２０３ないし２０８によつ
て制御される。特に、書込み信号WRは、ゲート
２０３及び２０６の各々の一方の入力端子に加え
られる。読取り信号RDはゲート２０４及び２０
５の各々の一方の入力端子に加えられる。86H入
力信号は、ゲート２０３及び２０４の各々の他方
の入力端子に加えられる。同様に、入力信号86L
は、ゲート２０５及び２０６の各々の他方の入力
端子に加えられる。他の読取り信号REDZ1は、
ゲート２０７の一方の入力端子に加えられる。他
の書込み信号WRZ1は、ゲート２０８の入力端子
に加えられる。入力信号ZCPE1はゲート２０７
及び２０８の各々の一方の入力端子に加えられ
る。ゲート２０３ないし２０８からの出力信号
は、それぞれ３状態ゲート２０９ないし２１４の
イネーブル端子に加えられる。これらの信号及び
ゲートは、回路のパリテイ検査に関するものであ
るが、それ自体は本発明のどの部分をも形成して
いない。
次に第３図を参照すると、トランシーバ回路３
００ないし３０３及びドライバ／受信器回路３０
４及び３０５を含むマルチプレクサ回路が示して
ある。トランシーバ回路は、それを通して情報を
いずれの方向にも伝送でき、一方ドライバ／受信
器回路は、情報を一方向だけ伝送する。プロセツ
サP1からデータバスDB1によつて与えられ16ビツ
ト語によつて表される入力ビツトは図示のように
マルチプレクサ回路に与えられる。詳しくいえ
ば、データビツトD00ないしD07は回路３００に
加えられ、データビツトD08ないしD15は回路３
０１に加えられる。アドレスビツトA00ないし
A07は回路３０５に加えられ、アドレスビツト
A08ないしA15は回路３０４に加えられる。逆に
データ／アドレスバスDB2の入力信号は、トラン
シーバ回路３０２及び３０３の入力端子に加えら
れる。詳しくいえば、データビツトID00ないし
ID07は回路３０２に加えられ、アドレスビツト
IA08ないしIA15は、回路３０３に加えられる。
回路３０３及び３０４の出力端子は、一つに接続
されて、交換記憶装置アドレスバス１１５を形成
してアドレス信号EA00ないしEA07を作る。同様
に、回路３０１及び３０２の出力端子は、一つに
されて回路３００の出力端子に接続されて交換記
憶装置データバス１０２を形成して、データ信号
ED00ないしED07を作る。これらの信号は第２図
に示すように記憶装置に接続される。
００ないし３０３及びドライバ／受信器回路３０
４及び３０５を含むマルチプレクサ回路が示して
ある。トランシーバ回路は、それを通して情報を
いずれの方向にも伝送でき、一方ドライバ／受信
器回路は、情報を一方向だけ伝送する。プロセツ
サP1からデータバスDB1によつて与えられ16ビツ
ト語によつて表される入力ビツトは図示のように
マルチプレクサ回路に与えられる。詳しくいえ
ば、データビツトD00ないしD07は回路３００に
加えられ、データビツトD08ないしD15は回路３
０１に加えられる。アドレスビツトA00ないし
A07は回路３０５に加えられ、アドレスビツト
A08ないしA15は回路３０４に加えられる。逆に
データ／アドレスバスDB2の入力信号は、トラン
シーバ回路３０２及び３０３の入力端子に加えら
れる。詳しくいえば、データビツトID00ないし
ID07は回路３０２に加えられ、アドレスビツト
IA08ないしIA15は、回路３０３に加えられる。
回路３０３及び３０４の出力端子は、一つに接続
されて、交換記憶装置アドレスバス１１５を形成
してアドレス信号EA00ないしEA07を作る。同様
に、回路３０１及び３０２の出力端子は、一つに
されて回路３００の出力端子に接続されて交換記
憶装置データバス１０２を形成して、データ信号
ED00ないしED07を作る。これらの信号は第２図
に示すように記憶装置に接続される。
回路３０５の出力端子は、既述の他の信号と結
合される出力信号IA00ないしIA07を与えるよう
に構成される。
合される出力信号IA00ないしIA07を与えるよう
に構成される。
この回路の動作時には、信号A15＋及びA15−
はプロセツサP1によつて作られるべきまたは与
えられるべきデータ語の上位バイトまたは低位バ
イトを選択するために用いらる。すなわち、この
実施例においては、プロセツサP1は16ビツト装
置であり、プロセツサP2は８ビツト装置であ
る。この実施例においては、A15信号は最下位ビ
ツトLSBであり、反対にA00は、最上位ビツトで
あつて、すべての他の既知の装置とは逆であるこ
とが分かるであろう。信号A15＋及びA15−を用
いることによつて上位または低位８ビツトバイト
を選択することによつて、プロセツサ間の語長互
換性を達成する。
はプロセツサP1によつて作られるべきまたは与
えられるべきデータ語の上位バイトまたは低位バ
イトを選択するために用いらる。すなわち、この
実施例においては、プロセツサP1は16ビツト装
置であり、プロセツサP2は８ビツト装置であ
る。この実施例においては、A15信号は最下位ビ
ツトLSBであり、反対にA00は、最上位ビツトで
あつて、すべての他の既知の装置とは逆であるこ
とが分かるであろう。信号A15＋及びA15−を用
いることによつて上位または低位８ビツトバイト
を選択することによつて、プロセツサ間の語長互
換性を達成する。
おそらく、回路動作に重要な二つの信号は、ポ
インタ信号PNTR及び要求（または選択）信号
RQ−である。RQ−信号は、ゲート３０７，３０
８及び３１６の各々の入力ならびにトランシーバ
３０５及びプロセツサP2（図示なし）に送られ
る。この場合には、RQ−が低レベル信号である
とき、データをP1からP2へ、特にMUX３００及
び３０１を経てMUX３０２へ転送できる。換言
すれば、プロセツサP1は、DB2バスを管理してい
る。また、アドレス情報は、MUX３０４を経て
MUX３０３に転送される。低レベル信号RQ−は
情報の源または宛先としてプロセツサP2バス
（すなわちDB2）を選択し、事実上プロセツサP2
を入力バスから離しておく。逆に、RQ−が高レ
ベル信号であれば（正常状態）交換回路を通して
のプロセツサP1とP2の間の通信はない。
インタ信号PNTR及び要求（または選択）信号
RQ−である。RQ−信号は、ゲート３０７，３０
８及び３１６の各々の入力ならびにトランシーバ
３０５及びプロセツサP2（図示なし）に送られ
る。この場合には、RQ−が低レベル信号である
とき、データをP1からP2へ、特にMUX３００及
び３０１を経てMUX３０２へ転送できる。換言
すれば、プロセツサP1は、DB2バスを管理してい
る。また、アドレス情報は、MUX３０４を経て
MUX３０３に転送される。低レベル信号RQ−は
情報の源または宛先としてプロセツサP2バス
（すなわちDB2）を選択し、事実上プロセツサP2
を入力バスから離しておく。逆に、RQ−が高レ
ベル信号であれば（正常状態）交換回路を通して
のプロセツサP1とP2の間の通信はない。
なお、プロセツサP1またはプロセツサP2が選
ばれるかどうかを指示するポインタ信号PNTR
は、インバータ３１１を介してゲート３１０の入
力に加えられると共にORゲート３０９の入力に
加えられる。PNTR信号発生器の検討については
ラルフ・エル・アドコツク（Ralph L.Adcock）
による「双ポートメモリインタロツク」という名
称の昭和55年12月29日米国特許願第220300号に述
べられている。ゲート３０９の他方の入力は、入
力信号CEZ1−を受けるように接続されており、
ゲート３１０の他方の入力は入力信号CEEM1−
を受けるように接続されている。信号CEZ1−は
プロセツサP2によつて作られるアドレス復号信
号であり、信号CEEM1−はプロセツサP1によつ
て作られるアドレス復号信号である。
ばれるかどうかを指示するポインタ信号PNTR
は、インバータ３１１を介してゲート３１０の入
力に加えられると共にORゲート３０９の入力に
加えられる。PNTR信号発生器の検討については
ラルフ・エル・アドコツク（Ralph L.Adcock）
による「双ポートメモリインタロツク」という名
称の昭和55年12月29日米国特許願第220300号に述
べられている。ゲート３０９の他方の入力は、入
力信号CEZ1−を受けるように接続されており、
ゲート３１０の他方の入力は入力信号CEEM1−
を受けるように接続されている。信号CEZ1−は
プロセツサP2によつて作られるアドレス復号信
号であり、信号CEEM1−はプロセツサP1によつ
て作られるアドレス復号信号である。
ポインタ信号PNTRは、通常、低レベルにあつ
て、これはプロセツサP2を交換記憶装置１００
に接続する。詳しくいえば、ゲート３０９は、低
レベルポインタ信号によつて使用可能になる。低
レベル入力信号CEZ1も存在するとき、ゲート３
０９は、低レベル信号を発生し、ゲート３１６及
び３１７が低レベル出力信号を作るように使用可
能にされ。CEZ1にある高レベル信号は、記憶装
置の選択を抑止する。この状態ではゲート３１３
は、３状態ゲート３０６からのWR動作信号の関
数として読取りRDまたは書込みWRを選択す
る。すなわち、ゲート３０６からの信号BWRZ1
−が低レベル信号であるとき、ゲート３１３はゲ
ート３１４に低レベル信号を送り、ゲート３１４
が記憶装置２００，２０１及び２０２の読取り／
書込み動作（すなわち０＝WR，１＝WD）を制
御する低レベル信号EMWR1−を発生する。換言
すれば、WRZ1−が低レベル信号であると、プロ
セツサP2は、交換記憶装置１００に書込むよう
に接続される。逆に、WRZ1−が高レベル信号で
あると、プロセツサP2は、交換記憶装置１００
から読出す。これらの動作はもちろん、ポインタ
PNTR及びP2アドレス復号信号CEZ1が両方とも
プロセツサP2を選択するために低レベル信号で
あるということを前提としている。またゲート３
１６は、マルチプレクサのプロセツサP2側（す
なわちマルチプレクサ回路３０２及び３０３）を
選択して使用可能にするZPCE1信号を発生す
る。同様に、ゲート３１７は記憶装置チツプ２０
０ないし２０２（第２図）を選択して使用可能に
する低レベルEMOE信号を発生する。従つて、
プロセツサP2は、実際には交換記憶装置にMUX
３０２及び３０３を介して接続される。逆にプロ
セツサP1は、実際には、MUX３００、３０１及
び３０４が使用可能になつていないので交換記憶
装置からしめ出される。
て、これはプロセツサP2を交換記憶装置１００
に接続する。詳しくいえば、ゲート３０９は、低
レベルポインタ信号によつて使用可能になる。低
レベル入力信号CEZ1も存在するとき、ゲート３
０９は、低レベル信号を発生し、ゲート３１６及
び３１７が低レベル出力信号を作るように使用可
能にされ。CEZ1にある高レベル信号は、記憶装
置の選択を抑止する。この状態ではゲート３１３
は、３状態ゲート３０６からのWR動作信号の関
数として読取りRDまたは書込みWRを選択す
る。すなわち、ゲート３０６からの信号BWRZ1
−が低レベル信号であるとき、ゲート３１３はゲ
ート３１４に低レベル信号を送り、ゲート３１４
が記憶装置２００，２０１及び２０２の読取り／
書込み動作（すなわち０＝WR，１＝WD）を制
御する低レベル信号EMWR1−を発生する。換言
すれば、WRZ1−が低レベル信号であると、プロ
セツサP2は、交換記憶装置１００に書込むよう
に接続される。逆に、WRZ1−が高レベル信号で
あると、プロセツサP2は、交換記憶装置１００
から読出す。これらの動作はもちろん、ポインタ
PNTR及びP2アドレス復号信号CEZ1が両方とも
プロセツサP2を選択するために低レベル信号で
あるということを前提としている。またゲート３
１６は、マルチプレクサのプロセツサP2側（す
なわちマルチプレクサ回路３０２及び３０３）を
選択して使用可能にするZPCE1信号を発生す
る。同様に、ゲート３１７は記憶装置チツプ２０
０ないし２０２（第２図）を選択して使用可能に
する低レベルEMOE信号を発生する。従つて、
プロセツサP2は、実際には交換記憶装置にMUX
３０２及び３０３を介して接続される。逆にプロ
セツサP1は、実際には、MUX３００、３０１及
び３０４が使用可能になつていないので交換記憶
装置からしめ出される。
一方では、ポインタ信号PNTRが高レベル信号
であると、プロセツサP1が選択される。この場
合には、PNTR信号はインバータ３１１を介して
与えられてORゲート３１０を使用可能にする
（しかしゲート３０９は高レベル出力信号を発生
する）。ゲート３１０が使用可能にされて低レベ
ルCEEM1信号が与えられると、ゲート３０８，
３１５及び３１７が使用可能にされる。また、ゲ
ート３１７は交換記憶装置を起動するチツプイネ
ーブル信号EMOE1−を発生する。また、ゲート
３０８は、MUX３０４のプロセツサP1側を起動
して使用可能にする低レベル信号を送る。その低
レベル信号はまた、A15信号を受けるゲート３１
８及び３１９に加えられて、MUX３００及び３
０１がそれによつて制御されるようにする。また
ゲート３１５は、低レベル書込み信号WR−があ
るとゲート３１４を選択的に使用可能にする。す
なわち、低レベルWR−信号の場合（及びゲート
３１０が起動されている場合）、ゲート３１５は
どちらのプロセツサ（P1またはP2）が現在制御
をしていても、交換記憶装置１００に書込みを可
能にする低レベル信号MEWR1をゲート３１４に
発生させる低レベル信号を発生する。逆に、高レ
ベルWR−信号は、ゲート３１５に高レベル出力
信号を強制的に発生させる。同様にして、ゲート
３１３は、ゲート３０９からの高レベル信号の結
果として高レベル出力を発生する。従つて、ゲー
ト３１４は、対の高レベル入力信号に応じて高レ
ベル信号を発生する。結果としてEMWR1−信号
は、交換記憶装置１００がどちらのプロセツサ
（P1またはP2）によつて制御されていても、それ
らのプロセツサによつて交換記憶装置１００から
読出すことを可能にする高レベル入力信号であ
る。（WR−信号は、図面に示されていない外部
制御回路によつて発生される） プロセツサP1及びP2の両方及びそれぞれのア
ドレス復号信号CEZ1−及びCEEM1−が選択され
ていなければ、すなわち低レベルに起動されてい
なければ、信号EMOE1−が使用可能になつてい
る（すなわち低レベルになつている）ということ
を説明しておく必要がある。信号EMOE1−が高
レベル信号であると、記憶装置は三状態条件にお
かれて、バスの接続及び内容が制御を行つてい
る。
であると、プロセツサP1が選択される。この場
合には、PNTR信号はインバータ３１１を介して
与えられてORゲート３１０を使用可能にする
（しかしゲート３０９は高レベル出力信号を発生
する）。ゲート３１０が使用可能にされて低レベ
ルCEEM1信号が与えられると、ゲート３０８，
３１５及び３１７が使用可能にされる。また、ゲ
ート３１７は交換記憶装置を起動するチツプイネ
ーブル信号EMOE1−を発生する。また、ゲート
３０８は、MUX３０４のプロセツサP1側を起動
して使用可能にする低レベル信号を送る。その低
レベル信号はまた、A15信号を受けるゲート３１
８及び３１９に加えられて、MUX３００及び３
０１がそれによつて制御されるようにする。また
ゲート３１５は、低レベル書込み信号WR−があ
るとゲート３１４を選択的に使用可能にする。す
なわち、低レベルWR−信号の場合（及びゲート
３１０が起動されている場合）、ゲート３１５は
どちらのプロセツサ（P1またはP2）が現在制御
をしていても、交換記憶装置１００に書込みを可
能にする低レベル信号MEWR1をゲート３１４に
発生させる低レベル信号を発生する。逆に、高レ
ベルWR−信号は、ゲート３１５に高レベル出力
信号を強制的に発生させる。同様にして、ゲート
３１３は、ゲート３０９からの高レベル信号の結
果として高レベル出力を発生する。従つて、ゲー
ト３１４は、対の高レベル入力信号に応じて高レ
ベル信号を発生する。結果としてEMWR1−信号
は、交換記憶装置１００がどちらのプロセツサ
（P1またはP2）によつて制御されていても、それ
らのプロセツサによつて交換記憶装置１００から
読出すことを可能にする高レベル入力信号であ
る。（WR−信号は、図面に示されていない外部
制御回路によつて発生される） プロセツサP1及びP2の両方及びそれぞれのア
ドレス復号信号CEZ1−及びCEEM1−が選択され
ていなければ、すなわち低レベルに起動されてい
なければ、信号EMOE1−が使用可能になつてい
る（すなわち低レベルになつている）ということ
を説明しておく必要がある。信号EMOE1−が高
レベル信号であると、記憶装置は三状態条件にお
かれて、バスの接続及び内容が制御を行つてい
る。
RD−信号もまた上述のRQ−信号と共にゲート
３０７の入力に接続される。RD−信号は、プロ
セツサP1がプロセツサP2から情報を読取るべき
とき低レベルである。これはプロセツサP2がDB2
バスの制御を引受けたときのみ起る。逆に、RD
−信号が高レベル信号であるとき、実際にはWR
−信号はこの回路の読取り／書込み動作の管理を
している。詳しくいえば、RD−信号が高レベル
信号であるとゲート３０７は、ゲート３１２へ送
られる高レベル信号を発生する。信号WRZ1−が
低値（WRZ1は高値）のとき、ゲート３１２は高
出力信号ZED1を発生する。この信号は、MUX３
０２の動作方向を制御する。高レベル信号は、情
報が交換記憶装置１００からMUX３０２を経て
プロセツサP2へゆくことができるようにする。
逆に、低レベルZED1信号は情報がプロセツサP2
からMUX３０２を経て交換記憶装置１００にゆ
くことができるようにする。しかし、制御信号
LENB1−が低レベル信号のときWRZ1−信号は、
選択的にのみ素子３０６を通される。制御信号
LENB1−は、上述のRQ−信号から導出される。
３０７の入力に接続される。RD−信号は、プロ
セツサP1がプロセツサP2から情報を読取るべき
とき低レベルである。これはプロセツサP2がDB2
バスの制御を引受けたときのみ起る。逆に、RD
−信号が高レベル信号であるとき、実際にはWR
−信号はこの回路の読取り／書込み動作の管理を
している。詳しくいえば、RD−信号が高レベル
信号であるとゲート３０７は、ゲート３１２へ送
られる高レベル信号を発生する。信号WRZ1−が
低値（WRZ1は高値）のとき、ゲート３１２は高
出力信号ZED1を発生する。この信号は、MUX３
０２の動作方向を制御する。高レベル信号は、情
報が交換記憶装置１００からMUX３０２を経て
プロセツサP2へゆくことができるようにする。
逆に、低レベルZED1信号は情報がプロセツサP2
からMUX３０２を経て交換記憶装置１００にゆ
くことができるようにする。しかし、制御信号
LENB1−が低レベル信号のときWRZ1−信号は、
選択的にのみ素子３０６を通される。制御信号
LENB1−は、上述のRQ−信号から導出される。
従つて、ポインタ信号PNTRは、記憶装置のど
のチツプが使用可能にされるべきかを判断する。
またポインタ信号はどのマルチプレクサが使用可
能にされるか、従つてどのプロセツサが（交換記
憶装置に対して）作動されるべきかを決めるのに
用いられる。アドレス復号信号CEEM1及びCEZ1
は、ポインタ信号によつて選択されれば、交換記
憶装置に接続されるべきプロセツサのアドレスを
制御する。
のチツプが使用可能にされるべきかを判断する。
またポインタ信号はどのマルチプレクサが使用可
能にされるか、従つてどのプロセツサが（交換記
憶装置に対して）作動されるべきかを決めるのに
用いられる。アドレス復号信号CEEM1及びCEZ1
は、ポインタ信号によつて選択されれば、交換記
憶装置に接続されるべきプロセツサのアドレスを
制御する。
RQ信号は、プロセツサP1及びP2の間の通信、
特にP1からP2への情報の伝送を選択的に可能に
する。WRZ1信号は（P2がPNTR及びCEZ1によ
つて選択されているとき）交換記憶装置とプロセ
ツサP2との間の書込みまたは読取り動作を選択
的に制御する。さらに詳しくいえば、プロセツサ
P2は、交換記憶装置に選択的に書込むかまたは
交換記憶装置から選択的に読取ることができる。
特にP1からP2への情報の伝送を選択的に可能に
する。WRZ1信号は（P2がPNTR及びCEZ1によ
つて選択されているとき）交換記憶装置とプロセ
ツサP2との間の書込みまたは読取り動作を選択
的に制御する。さらに詳しくいえば、プロセツサ
P2は、交換記憶装置に選択的に書込むかまたは
交換記憶装置から選択的に読取ることができる。
従つて、デユアル・ポートをもつた単一交換記
憶装置を多数のマイクロプロセツサ間で動作する
ように接続できる装置を図示して説明した。さら
に、各マイクロプロセツサは異なるビツト長をも
つことができる。この装置では、各プロセツサは
互いにまた選択的に交換記憶装置と妨害なしに通
信できる。交換回路は、インタロツク装置及び制
御論理回路によつて制御される。制御回路は比較
的簡単に低廉である。特定の回路を示して示唆し
たが、これらの回路は制限的であることを意図し
ているのではなく、単に例示的なものである。
憶装置を多数のマイクロプロセツサ間で動作する
ように接続できる装置を図示して説明した。さら
に、各マイクロプロセツサは異なるビツト長をも
つことができる。この装置では、各プロセツサは
互いにまた選択的に交換記憶装置と妨害なしに通
信できる。交換回路は、インタロツク装置及び制
御論理回路によつて制御される。制御回路は比較
的簡単に低廉である。特定の回路を示して示唆し
たが、これらの回路は制限的であることを意図し
ているのではなく、単に例示的なものである。
第１図は本発明の計算装置のブロツク線図で、
第２図は本発明の記憶装置部分の論理線図、第３
図は本発明のマルチプレクサ、バス及び論理部分
の論理線図である。 １００……記憶装置、１０１……マルチプレク
サ、１０２……双方向バス、１０３……インタロ
ツク回路、１０４……ポインタ、１０５，１０６
……データ転送バス、１０７，１０８……インタ
ロツクバス、１０９，１１０……プロセツサ・デ
ータバス、１１１，１１４……プロセツサ・アド
レスバス、１１２，１１３……アドレス転送バ
ス、１１５……アドレスバス。
第２図は本発明の記憶装置部分の論理線図、第３
図は本発明のマルチプレクサ、バス及び論理部分
の論理線図である。 １００……記憶装置、１０１……マルチプレク
サ、１０２……双方向バス、１０３……インタロ
ツク回路、１０４……ポインタ、１０５，１０６
……データ転送バス、１０７，１０８……インタ
ロツクバス、１０９，１１０……プロセツサ・デ
ータバス、１１１，１１４……プロセツサ・アド
レスバス、１１２，１１３……アドレス転送バ
ス、１１５……アドレスバス。
Claims (1)
- 【特許請求の範囲】 １ 第１の処理装置P1と、 第２の処理装置P2とを備えて、 前記第１および第２の処理装置の一方は他の処
理装置によつて扱われる語長の２倍の長さの語で
動作し、 また、マルチプレクサ１０１と、 前記第１の処理装置と前記マルチプレクサとの
間に接続された第１のバスDB1と、 前記第２の処理装置と前記マルチプレクサとの
間に接続された第２のバスDB2とを備えて、 前記第１および第２のバスは、データ信号とア
ドレス信号との形で情報を搬送し、 前記第１および第２のバスのアドレス信号を搬
送する部分は双方向信号伝送手段を構成し、前記
第１および第２のバスの他方が単方向信号伝送手
段を構成し、 前記第１および第２のバスの各々のデータ信号
を搬送する部分は双方信号伝送手段を構成してお
り、 さらに、前記マルチプレクサに接続された専用
記憶装置１００と、 ポインタ信号PNTRを前記マルチプレクサに選
択的に送るように接続されて、前記第１と第２の
処理装置のどちらを前記マルチプレクサを経て前
記記憶装置に接続して働かせるかを決める制御手
段１０３と、 を備え、 前記制御手段は、一つの処理装置が前記ポイン
タ信号に応じて前記マルチプレクサを介して前記
記憶装置へ接続されたとき、読取り動作または書
込み動作を行うべきであることを決定する読取
り／書込み信号を送出し、 前記制御手段はさらに前記処理装置の一方を前
記マルチプレクサを介して他方の処理装置へ直接
に接続して動作させる選択信号を前記マルチプレ
クサに選択的に送出するように接続されているこ
とを特徴とする計算装置。 ２ 前記制御手段が長い方の語で動作する処理装
置から前記長い方の語のどのバイトで動作すべき
かを指定する信号を受けることを特徴とする特許
請求の範囲第１項に記載の計算装置。 ３ 前記制御手段が、前記処理装置の一方が前記
記憶装置に書込むように、または、その代りに前
記記憶装置から読出すように接続されることを状
態の関数として選択的に指示する制御信号を発生
することを特徴とする特許請求の範囲第１項に記
載の計算装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/220,299 US4443846A (en) | 1980-12-29 | 1980-12-29 | Dual port exchange memory between multiple microprocessors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57189258A JPS57189258A (en) | 1982-11-20 |
| JPS6126103B2 true JPS6126103B2 (ja) | 1986-06-19 |
Family
ID=22822989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56206301A Granted JPS57189258A (en) | 1980-12-29 | 1981-12-22 | Memory for replacing dual port between multi-microprocessors |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4443846A (ja) |
| JP (1) | JPS57189258A (ja) |
| CA (1) | CA1161962A (ja) |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58195265A (ja) * | 1982-05-10 | 1983-11-14 | Sony Corp | マイクロコンピユ−タ |
| US4541076A (en) * | 1982-05-13 | 1985-09-10 | Storage Technology Corporation | Dual port CMOS random access memory |
| US4620118A (en) * | 1982-10-01 | 1986-10-28 | At&T Bell Laboratories | Dual port access circuit with automatic asynchronous contention resolving capability |
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| US4590556A (en) * | 1983-01-17 | 1986-05-20 | Tandy Corporation | Co-processor combination |
| US4872106A (en) * | 1983-04-06 | 1989-10-03 | New Forney Corp. | Industrial process control system with back-up data processors to take over from failed primary data processors |
| US4654788A (en) * | 1983-06-15 | 1987-03-31 | Honeywell Information Systems Inc. | Asynchronous multiport parallel access memory system for use in a single board computer system |
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