JPH0775006B2 - 記憶装置の制御方法 - Google Patents
記憶装置の制御方法Info
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- JPH0775006B2 JPH0775006B2 JP1062219A JP6221989A JPH0775006B2 JP H0775006 B2 JPH0775006 B2 JP H0775006B2 JP 1062219 A JP1062219 A JP 1062219A JP 6221989 A JP6221989 A JP 6221989A JP H0775006 B2 JPH0775006 B2 JP H0775006B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、記憶装置の制御方法に係わり、特に共通バス
に複数のバスマスタと複数の記憶装置が接続されたシス
テムに好適な記憶装置の制御方法に関する。
に複数のバスマスタと複数の記憶装置が接続されたシス
テムに好適な記憶装置の制御方法に関する。
［従来の技術］ 記憶装置の高速アクセス法としては、記憶装置を独立に
動作可能ないくつかの単位（通常メモリバンクまたは単
にバンクと呼ぶ）に分割し、それらバンクに連続したア
ドレスを割付け、その連続したアドレスに順次起動をか
けて高スループットを得るインターリーブ方式が一般的
である。又、インターリーブ方式を採用した記憶装置に
おいて、更に高スループットを得る為の方法としては、
特開昭63−40954に記載のように、１回のリクエストで
連続したアドレスの２つのバンクにメモリアクセスを行
わせることにより（同時開始ではない）、リクエスト回
数を減らし、効率の良いインターリーブを行い、バンク
とデータバスとの使用効率を高める制御方式が挙げられ
る。
動作可能ないくつかの単位（通常メモリバンクまたは単
にバンクと呼ぶ）に分割し、それらバンクに連続したア
ドレスを割付け、その連続したアドレスに順次起動をか
けて高スループットを得るインターリーブ方式が一般的
である。又、インターリーブ方式を採用した記憶装置に
おいて、更に高スループットを得る為の方法としては、
特開昭63−40954に記載のように、１回のリクエストで
連続したアドレスの２つのバンクにメモリアクセスを行
わせることにより（同時開始ではない）、リクエスト回
数を減らし、効率の良いインターリーブを行い、バンク
とデータバスとの使用効率を高める制御方式が挙げられ
る。
［発明が解決しようとする課題］ 上記した従来の制御方法では、各バンクに対し読み出し
アクセスと書き込みアクセスが交互に行われる場合にお
いては、並行処理が行え高スループットを得ることがで
きるが、情報処理システムの主記憶から中央処理装置の
キャッシュメモリへの転送や、主記憶と入出力装置間の
DMA（直接メモリアクセス）の様な、読み出しアクセ
ス、又は書き込みアクセスの一方が連続するデータのブ
ロック転送においては、その効果、即ち１リクエストで
２バンク連続動作の制御を行ったことによる起動側のリ
クエスト回数の減少だけでは、メモリアクセスの高速化
が不十分であり、一層の改良が望まれていた。
アクセスと書き込みアクセスが交互に行われる場合にお
いては、並行処理が行え高スループットを得ることがで
きるが、情報処理システムの主記憶から中央処理装置の
キャッシュメモリへの転送や、主記憶と入出力装置間の
DMA（直接メモリアクセス）の様な、読み出しアクセ
ス、又は書き込みアクセスの一方が連続するデータのブ
ロック転送においては、その効果、即ち１リクエストで
２バンク連続動作の制御を行ったことによる起動側のリ
クエスト回数の減少だけでは、メモリアクセスの高速化
が不十分であり、一層の改良が望まれていた。
本発明の目的は、ブロックデータの転送をより高速に行
えるようにした記憶装置の制御方法を提供するにある。
えるようにした記憶装置の制御方法を提供するにある。
［課題を解決するための手段］ 一般に共通バスのマスタを選定するアービトレーション
と、起動受付の検出のためのデコードを伴うアドレス転
送に比べて、データ転送そのものは、単なるラッチ間の
転送であるから短時間に行うことができ、従ってバスの
基本転送時間単位（以後タイムスロットと呼ぶ）は前記
アービトレーションやアドレスの転送時間により決定さ
れる。そこで本発明では、ブロックデータの転送時に、
１回のリクエストで複数のバンクの各タイムスロットで
同時にアービトレーション、デコードとアドレス転送、
およびデータ転送を行うとともに、複数バンクのデータ
転送を１タイムスロット内で時分割に行うようにした。
このために、複数バンク間に、各バンクの起動受付の可
否の状態と、動作中か非動作中かの状態とを連絡しあう
ための連絡線を設け、またデータ転送を時分割に行うた
めのバッファを、各バンクと記憶装置へアクセスする各
バスマスタ側とに設ける。
と、起動受付の検出のためのデコードを伴うアドレス転
送に比べて、データ転送そのものは、単なるラッチ間の
転送であるから短時間に行うことができ、従ってバスの
基本転送時間単位（以後タイムスロットと呼ぶ）は前記
アービトレーションやアドレスの転送時間により決定さ
れる。そこで本発明では、ブロックデータの転送時に、
１回のリクエストで複数のバンクの各タイムスロットで
同時にアービトレーション、デコードとアドレス転送、
およびデータ転送を行うとともに、複数バンクのデータ
転送を１タイムスロット内で時分割に行うようにした。
このために、複数バンク間に、各バンクの起動受付の可
否の状態と、動作中か非動作中かの状態とを連絡しあう
ための連絡線を設け、またデータ転送を時分割に行うた
めのバッファを、各バンクと記憶装置へアクセスする各
バスマスタ側とに設ける。
［作用］ 同時にアクセスを行う複数バンクの各々は、前記連絡線
を介して、自バンクの前記バッファが空状態であるか否
か、即ちリクエスト受付可能か否かを示す信号と、自バ
ンクがメモリアクセス中（以後ビジーと呼ぶ）か否かを
示す信号とを他バンクに送出している。ブロック転送を
行うための、複数バンク同時アクセス要求がいずれかの
バスマスタから発行されると、各バンクは自バンクも含
めて同時アクセスされるバンクすべてがリクエスト受付
可能であることを上記連絡線を調べて確認したいときの
み、複数バンク同時アクセス要求を受け付ける。このこ
とにより、ライト時にバスマスタ側より１タイムスロッ
ト内で時分割にバスに送り出された書き込みデータの内
の該当データを各バンクはバッファに受け取ることがで
きる。さらに受け付けられたリクエストは、複数バンク
のすべてがビジーでないときにのみ同時に実行される。
このことにより、リード時に各バンクで読み出されバッ
ファへ格納されたデータは、１タイムスロット内で時分
割にバスに送り出すことができる。
を介して、自バンクの前記バッファが空状態であるか否
か、即ちリクエスト受付可能か否かを示す信号と、自バ
ンクがメモリアクセス中（以後ビジーと呼ぶ）か否かを
示す信号とを他バンクに送出している。ブロック転送を
行うための、複数バンク同時アクセス要求がいずれかの
バスマスタから発行されると、各バンクは自バンクも含
めて同時アクセスされるバンクすべてがリクエスト受付
可能であることを上記連絡線を調べて確認したいときの
み、複数バンク同時アクセス要求を受け付ける。このこ
とにより、ライト時にバスマスタ側より１タイムスロッ
ト内で時分割にバスに送り出された書き込みデータの内
の該当データを各バンクはバッファに受け取ることがで
きる。さらに受け付けられたリクエストは、複数バンク
のすべてがビジーでないときにのみ同時に実行される。
このことにより、リード時に各バンクで読み出されバッ
ファへ格納されたデータは、１タイムスロット内で時分
割にバスに送り出すことができる。
［実施例］ 以下、本発明を実施例により詳細に説明する。第３図は
本発明の方法が採用される情報処理システムの一実施例
を示すブロック図である。主記憶装置はバンク10,20,30
および40から構成され、各バンクには連続したアドレス
が割り付けられて、プログラムおよびデータが格納され
ている。システムバスは、アドレスバス１、各バンクへ
書き込むデータをのせるライトデータバス２、各バンク
から読み出したデータをのせるリードデータバス３およ
び制御バス４から成っている。ライトデータバス２およ
びリードデータバス３のビット幅を１ワードと呼び、各
バンクが一回のアクセスで扱う最大データ幅は１ワード
とする。バスマスタ50,60,70、および80はシステムバス
の主導権を獲得し、記憶装置その他へ起動をかける機能
ユニットで、基本処理装置やファイルコントロールプロ
セッサ等がこれに該当する。
本発明の方法が採用される情報処理システムの一実施例
を示すブロック図である。主記憶装置はバンク10,20,30
および40から構成され、各バンクには連続したアドレス
が割り付けられて、プログラムおよびデータが格納され
ている。システムバスは、アドレスバス１、各バンクへ
書き込むデータをのせるライトデータバス２、各バンク
から読み出したデータをのせるリードデータバス３およ
び制御バス４から成っている。ライトデータバス２およ
びリードデータバス３のビット幅を１ワードと呼び、各
バンクが一回のアクセスで扱う最大データ幅は１ワード
とする。バスマスタ50,60,70、および80はシステムバス
の主導権を獲得し、記憶装置その他へ起動をかける機能
ユニットで、基本処理装置やファイルコントロールプロ
セッサ等がこれに該当する。
第１図は、バンク10,20の部分のより詳細な構成を示し
ており、第２図は第１図の制御部103およびバッファ部
分（他バンクも同じ構成）の構成例を示すものである。
第１図のアクセスバッファ113（同213も同様）は、第２
図に示すようにアドレスバス１よりアドレスを受け取る
アドレスバッファ101、ライトデータバス２より書き込
みデータを受け取るライトデータバッファ102、起動元
を示す信号SID、リード／ライト等の動作を示す信号FUN
を受け取るバッファ111,112から成っている。当該バン
クの記憶部104から読み出されたデータはリードデータ
バッファ103にセットされ、リードデータバス３へ送出
される。出力ゲート106はリードデータバッファ103内の
データのリードデータバス３への出力を制御する。制御
部105は、各バンクの状態を監視し、メモリアクセス動
作を制御する。制御バス４内の連絡線７は、バンクのア
クセスバッファ113が空か否か、即ちバスマスタからの
複数バンク同時アクセス要求を受付可能か否かを他バン
クへ知らせ、連絡線５は同様にバンク20が受付可能か否
かを他バンクへ知らせる。制御バス４内の連絡線6,8は
メモリバンク20,10がアクセス中（ビジーと呼ぶ）であ
るか否かを他バンクへ知らせる。
ており、第２図は第１図の制御部103およびバッファ部
分（他バンクも同じ構成）の構成例を示すものである。
第１図のアクセスバッファ113（同213も同様）は、第２
図に示すようにアドレスバス１よりアドレスを受け取る
アドレスバッファ101、ライトデータバス２より書き込
みデータを受け取るライトデータバッファ102、起動元
を示す信号SID、リード／ライト等の動作を示す信号FUN
を受け取るバッファ111,112から成っている。当該バン
クの記憶部104から読み出されたデータはリードデータ
バッファ103にセットされ、リードデータバス３へ送出
される。出力ゲート106はリードデータバッファ103内の
データのリードデータバス３への出力を制御する。制御
部105は、各バンクの状態を監視し、メモリアクセス動
作を制御する。制御バス４内の連絡線７は、バンクのア
クセスバッファ113が空か否か、即ちバスマスタからの
複数バンク同時アクセス要求を受付可能か否かを他バン
クへ知らせ、連絡線５は同様にバンク20が受付可能か否
かを他バンクへ知らせる。制御バス４内の連絡線6,8は
メモリバンク20,10がアクセス中（ビジーと呼ぶ）であ
るか否かを他バンクへ知らせる。
次に動作を説明する。以下では複数バンク同時アクセス
要求は２つのメモリバンク10,20への２ワードアクセス
要求であるとする。１つの読み出しまたは書き込みアク
セスは、前述のようにアービトレーション、アドレス転
送とデコード、および終了報告を各タイムスロットで行
う、つまり３タイムスロットで行われるものとする。さ
らにこれら各タイムスロットは、第４図に示すように、
４つの異なるタイミングt0,t1,t2,t3に分割されている
とする。
要求は２つのメモリバンク10,20への２ワードアクセス
要求であるとする。１つの読み出しまたは書き込みアク
セスは、前述のようにアービトレーション、アドレス転
送とデコード、および終了報告を各タイムスロットで行
う、つまり３タイムスロットで行われるものとする。さ
らにこれら各タイムスロットは、第４図に示すように、
４つの異なるタイミングt0,t1,t2,t3に分割されている
とする。
まず２ワードを読み出すときの動作を第５図に示す。２
ワードではなく従来と同じ１ワードずつ読み出すとき
は、連続したアドレスA0〜A3へのアクセスがタイムスロ
ット１〜４の順でメモリバンク10,20,30,40へと順次行
われ、タイムスロット３〜６に読み出しデータR0〜R3が
順次１ワードずつリードデータバス３に送出される。以
上は従来のアクセス制御と同じである。
ワードではなく従来と同じ１ワードずつ読み出すとき
は、連続したアドレスA0〜A3へのアクセスがタイムスロ
ット１〜４の順でメモリバンク10,20,30,40へと順次行
われ、タイムスロット３〜６に読み出しデータR0〜R3が
順次１ワードずつリードデータバス３に送出される。以
上は従来のアクセス制御と同じである。
次にバスマスタ50より２ワード同時読み出し要求が発行
されたとする。メモリバンク10内のアドレスA4がタイム
スロット７に発行されると、該当する２つのワードを１
つずつ格納したバンク10,20は自装置内のアドレスバッ
ファおよび相手側のアドレスバッファの状態を調べ、と
もに空であることを確認したら、アドレスバス１上のア
ドレスA4をアドレスバッファに取り込む。このアクセス
で２ワードアクセス時にバスマスタ50より送出されるア
ドレスA4は偶数アドレスであり、また２つのメモリバン
ク10,20のどちらのアドレスかを示すビットは各バンク
内で強制的にオンし、２つのバンクが同時に選ばれた形
になる。
されたとする。メモリバンク10内のアドレスA4がタイム
スロット７に発行されると、該当する２つのワードを１
つずつ格納したバンク10,20は自装置内のアドレスバッ
ファおよび相手側のアドレスバッファの状態を調べ、と
もに空であることを確認したら、アドレスバス１上のア
ドレスA4をアドレスバッファに取り込む。このアクセス
で２ワードアクセス時にバスマスタ50より送出されるア
ドレスA4は偶数アドレスであり、また２つのメモリバン
ク10,20のどちらのアドレスかを示すビットは各バンク
内で強制的にオンし、２つのバンクが同時に選ばれた形
になる。
このアービトレーションの動作を第２図を用いてより詳
細に述べると（２つのメモリバンクはともに同じ動
作）、２ワード同時読み出し要求（２ワードリードアク
セスとも呼ぶ）が信号FUNとして制御部105へ入力され
る。同制御部105には他方のバンクのアクセスバッファ
が空であるか否かを示す信号FULLが連絡線５から入力さ
れており、これが空でない、つまり信号FULLが“1"であ
ると、アンドゲート1055出力が“1"となり、オアゲート
1056出力も“1"になる。連絡線５が“0"でも自装置内の
アクセスバッファ113が空でなく、信号FULOが“1"なら
オアゲート1056出力は“1"となり、２ワードリードアク
セスを受け付けられない状態と判定する。そして、この
“1"でアンドゲート1057を介してフリップフロップ1059
を制御し、２ワードリードアクセスが受け付けられない
ことを示す信号CBSYを出力し、制御バス４経由でバスマ
スタ50へ知らせる。同時にオアゲート1056の出力“1"で
アンドゲート1058を閉じ、アクセスバッファ113へのア
クセスデータ（アドレス等）のセット信号を禁止する。
双方のアクセスバッファが空のときは連絡線５も信号FU
LOも“0"だからオアゲート1058出力は“0"となり、セッ
ト信号がアクセスバッファ113へ送られてアドレスA4等
がセットされ、２ワードリードアクセスは受け付けられ
る。
細に述べると（２つのメモリバンクはともに同じ動
作）、２ワード同時読み出し要求（２ワードリードアク
セスとも呼ぶ）が信号FUNとして制御部105へ入力され
る。同制御部105には他方のバンクのアクセスバッファ
が空であるか否かを示す信号FULLが連絡線５から入力さ
れており、これが空でない、つまり信号FULLが“1"であ
ると、アンドゲート1055出力が“1"となり、オアゲート
1056出力も“1"になる。連絡線５が“0"でも自装置内の
アクセスバッファ113が空でなく、信号FULOが“1"なら
オアゲート1056出力は“1"となり、２ワードリードアク
セスを受け付けられない状態と判定する。そして、この
“1"でアンドゲート1057を介してフリップフロップ1059
を制御し、２ワードリードアクセスが受け付けられない
ことを示す信号CBSYを出力し、制御バス４経由でバスマ
スタ50へ知らせる。同時にオアゲート1056の出力“1"で
アンドゲート1058を閉じ、アクセスバッファ113へのア
クセスデータ（アドレス等）のセット信号を禁止する。
双方のアクセスバッファが空のときは連絡線５も信号FU
LOも“0"だからオアゲート1058出力は“0"となり、セッ
ト信号がアクセスバッファ113へ送られてアドレスA4等
がセットされ、２ワードリードアクセスは受け付けられ
る。
以上でアービトレーションのステップが終わると、各バ
ンク10,20は双方ともに記憶部へのアクセスがビジーで
ない条件でアクセス動作を開始する。即ち第２図で、２
ワードアクセスでかつ連絡線６の他バンクビジーを示す
信号BUSYが“1"のとき（このときアンドゲート1052出力
が“1"）、あるいは自装置内がすでにメモリアクセスを
開始してビジーのとき（このときフリップフロップ1054
がセットされている）はオアゲート1053出力が“1"とな
ってアンドゲート1051は閉じられ、アクセス要求は禁止
される。しかし、双方のバンクともにビジーでなければ
アンドゲート1051が開いてフリップフロップ1054がセッ
トされ、アクセスが開始されると同時に（この開始の機
構は図示を省略した）、他バンクへの連絡線８をビジー
とする。以上のアクセス開始の動作は、先のアービトレ
ーションのステップとともに、２つのメモリバンク10,2
0でタイムスロット7,8にて同時に行われる。
ンク10,20は双方ともに記憶部へのアクセスがビジーで
ない条件でアクセス動作を開始する。即ち第２図で、２
ワードアクセスでかつ連絡線６の他バンクビジーを示す
信号BUSYが“1"のとき（このときアンドゲート1052出力
が“1"）、あるいは自装置内がすでにメモリアクセスを
開始してビジーのとき（このときフリップフロップ1054
がセットされている）はオアゲート1053出力が“1"とな
ってアンドゲート1051は閉じられ、アクセス要求は禁止
される。しかし、双方のバンクともにビジーでなければ
アンドゲート1051が開いてフリップフロップ1054がセッ
トされ、アクセスが開始されると同時に（この開始の機
構は図示を省略した）、他バンクへの連絡線８をビジー
とする。以上のアクセス開始の動作は、先のアービトレ
ーションのステップとともに、２つのメモリバンク10,2
0でタイムスロット7,8にて同時に行われる。
以上の動作により、アドレスA4とその次のアドレスA5の
データR4,R5として読み出され、リードデータバッファ1
03,203へセットされたデータは、タイムスロット９内に
時分割でリードデータバス３へ送出される。この場合、
制御部105からの制御信号11（この機構は第２図では省
略）により、バッファ103のデータR4はゲート106からタ
イムスロット９のタイミングt0〜t1の間に送出され、バ
ッファ203のデータR5は制御信号21によりゲート206から
タイムスロット９のタイミングt2〜t0の間に送出され
る。
データR4,R5として読み出され、リードデータバッファ1
03,203へセットされたデータは、タイムスロット９内に
時分割でリードデータバス３へ送出される。この場合、
制御部105からの制御信号11（この機構は第２図では省
略）により、バッファ103のデータR4はゲート106からタ
イムスロット９のタイミングt0〜t1の間に送出され、バ
ッファ203のデータR5は制御信号21によりゲート206から
タイムスロット９のタイミングt2〜t0の間に送出され
る。
メモリバンク10,20への２ワードリードに続いて、タイ
ムスロット８にアドレスA6を伴う２ワードリード要求が
発行されると、メモリバンク30,40が上記と同様に動作
してタイムスロット10にその読み出したデータR6,R7を
時分割でリードデータバス３へ送り出す。以上のよう
に、本実施例によると、読み出したデータの転送を２ワ
ード分（一般にはｎワード）１タイムスロットで行える
から、ブロックデータの転送を高速に行える。
ムスロット８にアドレスA6を伴う２ワードリード要求が
発行されると、メモリバンク30,40が上記と同様に動作
してタイムスロット10にその読み出したデータR6,R7を
時分割でリードデータバス３へ送り出す。以上のよう
に、本実施例によると、読み出したデータの転送を２ワ
ード分（一般にはｎワード）１タイムスロットで行える
から、ブロックデータの転送を高速に行える。
２ワードの同時書き込み（２ワードライト）についても
２ワードリードと同じであり、その動作は第６図に示さ
れている。書き込みの場合、１ワードずつの従来と同じ
方法では、例えば第６図のようにタイムスロット1,2,3,
4の書き込みデータW0,W1,W2,W3が１タイムスロットに１
個ずつのライトデータバス２から送られてくるのに対
し、２ワードライトのときは、例えばタイムスロット７
にデータW4,W5が時分割でメモリ側へ転送され、続いて
タイムスロット８にデータW6,W7がやはり時分割に転送
される。これら転送されてきた書き込みデータはそれぞ
れのメモリバンク内のライトデータバッファ102（第２
図）等へセット信号12,22（第１図）によりそれぞれタ
イミングt1,t3で取り込まれる。これ以後の動作は２ワ
ードリードと同様である。この２ワードライトにおいて
も、バスマスタからの書き込みデータ転送を時分割で行
うところで高速化がはかられている。
２ワードリードと同じであり、その動作は第６図に示さ
れている。書き込みの場合、１ワードずつの従来と同じ
方法では、例えば第６図のようにタイムスロット1,2,3,
4の書き込みデータW0,W1,W2,W3が１タイムスロットに１
個ずつのライトデータバス２から送られてくるのに対
し、２ワードライトのときは、例えばタイムスロット７
にデータW4,W5が時分割でメモリ側へ転送され、続いて
タイムスロット８にデータW6,W7がやはり時分割に転送
される。これら転送されてきた書き込みデータはそれぞ
れのメモリバンク内のライトデータバッファ102（第２
図）等へセット信号12,22（第１図）によりそれぞれタ
イミングt1,t3で取り込まれる。これ以後の動作は２ワ
ードリードと同様である。この２ワードライトにおいて
も、バスマスタからの書き込みデータ転送を時分割で行
うところで高速化がはかられている。
なお、以上の説明では１回の要求で２ワードのリード／
ライトを２バンクに対して同時に行うものとしたが、バ
うの転送速度が許す限りにおいて、これをもっと多くの
ワードの同時アクセスとすることも可能である。
ライトを２バンクに対して同時に行うものとしたが、バ
うの転送速度が許す限りにおいて、これをもっと多くの
ワードの同時アクセスとすることも可能である。
［発明の効果］ 本発明によれば、１回の要求で同時に動作するメモリバ
ンク数を複数とすることができるから、データバスのビ
ット幅を広げることなしにブロックデータの高速転送を
行えるという効果がある。
ンク数を複数とすることができるから、データバスのビ
ット幅を広げることなしにブロックデータの高速転送を
行えるという効果がある。
第１図は本発明の方法を実現するメモリバンクの構成例
を示す図、第２図は第１図の制御部の詳細を示す図、第
３図は本発明が採用される情報処理装置の一実施例の全
体を示すブロック図、第４図はタイミングの説明図、第
５図および第６図は２ワードの同時読み出しおよび書き
込みのときの動作を示すタイムチャートである。 10,20,30,40……メモリバンク、50,60,70,80……バスマ
スタ、１……アドレスバス,2……ライトデータバス、３
……リードデータバス、４……制御バス、５〜８……連
絡線、103,203……リードデータバッファ、104,204……
記憶部、105,205……制御部、113,213……アクセスバッ
ファ。
を示す図、第２図は第１図の制御部の詳細を示す図、第
３図は本発明が採用される情報処理装置の一実施例の全
体を示すブロック図、第４図はタイミングの説明図、第
５図および第６図は２ワードの同時読み出しおよび書き
込みのときの動作を示すタイムチャートである。 10,20,30,40……メモリバンク、50,60,70,80……バスマ
スタ、１……アドレスバス,2……ライトデータバス、３
……リードデータバス、４……制御バス、５〜８……連
絡線、103,203……リードデータバッファ、104,204……
記憶部、105,205……制御部、113,213……アクセスバッ
ファ。
Claims (3)
- 【請求項１】通常時には、インタリーブを行う複数の記
憶装置間に、互いの状態（起動受付の可否、動作中か非
動作中か）を示す信号線を設けることにより、特定ライ
ト時にはバスマスタより１タイムスロット内に時分割で
送出されるデータを前記記憶装置が交互に取り込み、同
時に書き込み動作を行い、特定リード時には前記複数記
憶装置が同時に読み出し動作を開始し、応答の１タイム
スロット内に時分割でデータを送出することを特徴とす
る記憶装置の制御方法。 - 【請求項２】各々がシステムバスに接続され、制御手段
と記憶部とを有するところのメモリバンクを複数個設け
てなる記憶装置を制御するための制御方法において、各
メモリバンクに読み出しおよび書き込みデータを格納す
るためのバッファを設け、かつ該バッファが空か否かと
メモリバンク内の上記記憶部がアクセス動作中でビジー
か否かを互いに他のメモリバンクの上記制御手段へ知ら
せるための連絡線を各メモリバンク間に設けるととも
に、連続するアドレスの複数のワードを書き込む場合に
は、第１タイムスロットにおいて書き込みを要求するバ
スマスタはアクセスアドレスを含む複数ワードライト要
求と上記第１タイムスロットに時分割多重された書き込
み用複数ワードとをシステムバスへ送出し、上記複数ワ
ードライト要求の対象となったメモリバンクの各々は、
該対象となっているメモリバンクすべての上記バッファ
が空でありかつ上記記憶部がビジーでないことを自バン
ク内の制御手段が上記連絡線の信号から確認したときに
上記書き込みワード中の自バンクあてのワードおよび書
き込みアドレスを自バンク内の上記バッファへ取り込
み、上記第１タイムスロットに続く第２タイムスロット
において上記バッファへ取り込んだワードを自バンク内
の記憶部へ書き込み、上記第２タイムスロットに続く第
３タイムスロットにおいて書き込み終了信号を上記バス
マスタへ転送して複数ワードを書き込み動作を終了す
る、ことを特徴とする記憶装置の制御方法。 - 【請求項３】各々がシステムバスに接続され、制御手段
と記憶部とを有するところのメモリバンクを複数個設け
てなる記憶装置を制御するための制御方法において、各
メモリバンクに読み出しおよび書き込みデータを格納す
るためのバッファを設け、かつ該バッファが空か否かと
メモリバンク内の上記記憶部がアクセス動作中でビジー
か否かとを互いに他のメモリバンクの上記制御手段へ知
らせるための連絡線を各メモリバンク間に設けるととも
に、連続するアドレスの複数のワードを読み出す場合に
は、第１タイムスロットにおいて読み出しを要求するバ
スマスタはアクセスアドレスを含む複数ワードリード要
求をシステムバスへ送出し、上記複数ワードリード要求
の対象となったメモリバンクの各々は、該対象となって
いるメモリバンクすべての上記バッファが空でありかつ
上記記憶部がビジーでないことを自バンク内の制御手段
が上記連絡線の信号から確認したときに上記複数ワード
リード要求中の自バンクあての読み出しアドレスを自バ
ンク内の上記バッファへ取り込み、上記第１タイムスロ
ットに続く第２タイムスロットにおいて上記バッファへ
取り込んだアドレスのワードを自バンク内の上記記憶部
から読み出して上記バッファへセットし、上記第２タイ
ムスロットに続く第３タイムスロットにおいて上記バッ
ファへセットしたワードを、各メモリバンクからのワー
ドが当該第３タイムスロットにて時分割多重されるよう
にシステムバスを介して上記バスマスタへ送出して複数
ワードの読み出し動作を終了する、ことを特徴とする記
憶装置の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1062219A JPH0775006B2 (ja) | 1989-03-16 | 1989-03-16 | 記憶装置の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1062219A JPH0775006B2 (ja) | 1989-03-16 | 1989-03-16 | 記憶装置の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02242450A JPH02242450A (ja) | 1990-09-26 |
| JPH0775006B2 true JPH0775006B2 (ja) | 1995-08-09 |
Family
ID=13193819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1062219A Expired - Fee Related JPH0775006B2 (ja) | 1989-03-16 | 1989-03-16 | 記憶装置の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775006B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201453A (ja) * | 1984-03-26 | 1985-10-11 | Fujitsu Ltd | 記憶装置アクセス制御方式 |
| JPS618785A (ja) * | 1984-06-21 | 1986-01-16 | Fujitsu Ltd | 記憶装置アクセス制御方式 |
-
1989
- 1989-03-16 JP JP1062219A patent/JPH0775006B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02242450A (ja) | 1990-09-26 |
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