JPH02242450A - 記憶装置の制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、記憶装置の制御方法に係わり、特に共通ハス
に複数のバスマスタと複数の記憶装置が接続されたシス
テムに好適な記憶装置の制御方法に関する。

［従来の技術］ 記憶装置の高速アクセス法としては、記憶装置を独立に
動作可能ないくつかの単位（通常メモリバンクまたは単
にバンクと呼ぶ）に分割し、それらバンクに連続したア
ドレスを割付け、その連続したアドレスに順次起動をか
けて高スルーブッ１〜を得るインターリーブ方式が一般
的である。又、インターリーブ方式を採用した記憶装置
において、更に高スループツトを得る為の方法としては
、特開昭６３−４０９５４に記載のように、１回のリク
エストで連続したアドレスの２つのバンクにメモリアク
セスを行わせることにより（同時開始ではない）、リク
エスト回数を減らし、効率の良いインターリーブを行い
、バンクとデータバスとの使用効率を高める制御方式が
挙げられる。

［発明が解決しようとする課題］ 上記した従来の制御方法では、各バンクに対し読み出し
アクセスと書き込みアクセスが交互に行ねれる場合にお
いては、並行処理が行え高スループツトを得ることがで
きるが、情報処理システムの主記憶から中央処理装置の
キャッシュメモリへの転送や、主記憶と入出力装置間の
ＤＭＡ　（直接メモリアクセス）の様な、読み出しアク
セス、又は書き込みアクセスの一方が連続するデータの
ブロック転送においては、その効果、即ち１リクエス１
へで２バンク連続動作の制御を行ったことによる起動側
のリクエスト回数の減少だけでは、メモリアクセスの高
速化が不十分であり、−層の改良が望まれていた。

本発明の目的は、ブロックデータの転送をより高速に行
えるようにした記憶装置の制御方法を提供するにある。

［課題を解決するための手段］ 一般に共通バスのマスクを選定するアービトレーション
と、起動受付の検出のためのデコードを伴うアドレス転
送に比べて、データ転送そのものは、貼なるラッチ間の
転送であるから短時間に行うことができ、従ってバスの
基本転送時間単位（以後タイムスロットと呼ぶ）はＩ涌
記アーヒ１〜レーションやアドレスの転送時間により決
定される。

そこで本発明では、ブロックデータの転送時に、１回の
リクエストで複数のバンクの各タイムスロノ１〜で同時
にアービ１〜レーション、デコー１−とアドレス転送、
およびデータ転送を行うとともに、複数バンクのデータ
転送を」タイ１１スロ７１〜内で時分割に行うようにし
た。このために、複数バンク間に、各バンクの起動受付
の可否の状態と、動作中か非動作中かの状態とを連絡し
あうための連絡線を設け、またデータ転送を時分割に行
うためのバッファを、各バンクと記憶装置へアクセスす
る各バスマスタ側とに設ける。

［作用］ 同時にアクセスを行う複数バンクの各々は、前記連絡線
を介して、自バンクの前記バッファが空状態であるか否
か、即ちリクエスト受付可能か否かを示す信号と、自バ
ンクがメモリアクセス中（以後ビジーと呼ぶ）か否かを
示す信号とを他バンクに送出している。ブロック転送を
行うための、複数バンク同時アクセス要求がいずれかの
バスマスタから発行されると、各バンクは自バンクも含
めて同時アクセスされるバンクすべてがリクエスト受付
可能であることを上記連絡線を調べて確認したときのみ
、複数バンク同時アクセス要求を受は付ける。このこと
により、ライ１−時にバスマスタ側より１タイｌ＼スロ
ツト内で時分割にバスに送り出された書き込みデータの
内の該当データを各バンクはバッファに受は取ることが
できる。さらに受は付けられたリクエストは、複数バン
クのすべてがビジーでないときにのみ同時に実行される
。

このことにより、リード時に各バンクで読み出されバッ
ファへ格納されたデータは、１タイムスロツ１〜内で時
分割にバスに送り出すことができる。

［実施例］ 以下、本発明を実施例により詳細に説明する。

第３図は本発明の方法が採用される情報処理システムの
一実施例を示すブロック図である。主記憶装置はバンク
１０．２０．３０および４０から構成され、各バンクに
は連続したアドレスが割り付けられて、プログラムおよ
びデータが格納されている。システムバスは、アドレス
バス１、各バンクへ書き込むデータをのせるライ１〜デ
ータバスス２、各バンクから読み出したデータをのせる
り−１へデータバス３および制御バス４から成っている
。ライ１〜データバス２およびリードデータバス３のビ
ット幅を１ワードと呼び、各バンクが一何１１１のアク
セスで扱う最大データ幅は１ワードとする。バスマスタ
５０゜６．０，７０、および８０はシステムバスの主導
権を獲得し、記憶装置その他へ起動をかける機能ユニッ
トで、基本処理装置やファイルコン１〜ロールプロセツ
サ等がこれに該当する。

第１図は、バンク１０．２０の部分のより詳細な構成を
示しており、第２図は第１図の制御部１０３およびバッ
ファ部分（他バンクも同じ構成）の構成例を示すもので
ある。第１図のアクセスバッファ１１３（同２１３も同
様）は、第２図に示すようにア１くレスバス１よりアド
レスを受は取るアドレスバッファ１０１、ライ１〜デー
タバス２より書き込みデータを受は取るライトデータバ
ッファ１０２、起動元を示す信号ＳＩＤ、リード／ライ
ト等の動作を示す信号ＦＵＮを受は取るバッファ１１１
．１１２から成っている。当該バンクの記憶部１０４か
ら読み出されたデータはリードデータバッファ１０３に
セットされ、リートデータバス３へ送出される。出力ゲ
ー１〜１０６はリードデータバッファ１０３内のデータ
のり−１くデータバス３への出力を制御する。制御部１
０５は、各バンクの状態を監視し、メモリアクセス動作
を制御する。制御バス４内の連絡線７は、バンクのアク
セスバッファ１１３が空か否か、即ちバスマスタからの
複数バンク同時アクセス要求を受付可能か否かを他バン
クへ知らせ、連絡線５は同様にバンク２０が受付可能か
否かを他バンクへ知らせる。制御バス４内の連絡線６，
８はメモリバンク２０．１０がアクセス中（ビジーと呼
ぶ）であるか否かを他バンクへ知らせる。

次に動作を説明する。以下では複数バンク同時アクセス
要求は２つのメモリバンク１０．２０への２ワードアク
セス要求であるとする。１つの読み出しまたは書き込み
アクセスは、前述のようにアービトレーション、アドレ
ス転送とデコー１−１および終了報告を各タイバス日ソ
１〜で行う、つまり３タイムスロノ１〜で行われるもの
とする。さらにこれら各タイムスロットは、第４図に示
すように、４つの異なるタイミングｔ。、１．．１．．
１．に分割されているとする。

まず２ワードを読み出すときの動作を第５図に示す。２
ワードではな〈従来と同じｊワードずつ読み出すときは
、連続したアドレスＡＯ〜Δ３へのアクセスがタイムス
ロッ１〜１〜４の順でメモリバンク１０．２０．３０．
４０へと順次行われ、タイムスロッｌ−３〜６に読み出
しデータＲＯ−Ｒ３が順次１ワードずつリードデータバ
ス３に送出される。

以上は従来のアクセス制御と同じである。

次にバスマスタ５０より２ワード同時読み出し要求が発
行されたとする。メモリバンク１０内のアＩ〜レスＡ４
がタイムスロット７に発行されると、該当する２つのワ
ードを１．つずつ格納したバンク１０゜２０は自装置内
のアドレスバッファおよび相手側のアドレスバッファの
状態を調べ、ともに空であることを確認したら、アドレ
スバス１」二のアドレスＡ４をアドレスバッファに取り
込む。このアクセスで２ワ一ドアクセス時にバスマスタ
５０より送出される７１〜レスＡ４は偶数アドレスであ
り、また２つのメモリバンク１０．２０のどちらのアド
レスかを示すビットは各バンク内で強制的にオンし、２
つのバンクが同時に選ばれた形になる。

このアービトレーションの動作を第２図を用いてより詳
細に述べると（２つのメモリバンクはともに同じ動作）
、２ワード同時読み出し要求（２ワードリードアクセス
とも呼ぶ）が信号ＦＵＮとして制御部１０５へ入力され
る。同制御部１０５には他方のバンクのアクセスバッフ
ァが空であるか否かを示す信号ＦＵＬＬが連絡線５から
入力されており、これが空でない、つまり信号Ｆ　Ｕ　
Ｌ　ＬがＬＬ　ｉ　＋＋であると、アントゲ−１−１０
５５出力が１１１”となり、オアゲート１０５６出力も
ＬＬ　ｉ　＋＋になる。連絡線５がｒｒ　Ｏ＋＋でも自
装置内のアクセスバッファ１１３が空でなく、信号ＦＵ
ＬＯがＩＩ　Ｉ　＋＋ならオアゲート１０５６出力はｒ
ｒ　ｉ　＋＋となり、２ワートリードアクセスを受は付
けられない状態と判定する。そして、このｒ　１　ｕで
アントゲ−１〜１０５７を介してフリップフロップ１０
５９を制御し、２ワートリ−１〜アクセスが受は付けら
れないことを示す信号ＣＩ３３　Ｙを出力し、制御バス
４経由でバスマスタ５０へ知らせる。

同時にオアゲート１０５６の出力ｒｒ　１　＋＋てアン
ドゲート１０５８を閉じ、アクセスバッファ１１３への
アクセスデータ（アドレス等）のセット信号を禁止する
。

双方のアクセスバッファが空のときは連絡線５も信号Ｆ
ＵＬＯもＬＬ　Ｏ＋＋だからオアゲート１０５８出力は
ＬＬ　Ｏ＋＋となり、セット信号がアクセスバッファ１
１３へ送られてアドレスＡ４等がセットされ、２ワード
リードアクセスは受は付けられる。

以」二でアービトレーションのステップが終わると、各
バンク１０．２０は双方ともに記憶部へのアクセスがビ
ジーでない条件でアクセス動作を開始する。即ち第２図
で、２ワードアクセスでかつ連絡線６の他バンクビジー
を示す信号Ｂ　Ｕ　Ｓ　Ｙが“１″のとき（このときア
ン１ヘゲ−１へ１０５２出力が”　］　”）、あるいは
自装置内がすでにメモリアクセスを開始してビジーのと
き（このときフリップフロップ１０５４がセットされて
いる）はオアゲート１０５３出力がパ１″′となってア
ンドゲート１０５１は閉じられ、アクセス要求は禁止さ
れる。しかし、双方のバンクともにビジーでなければア
ンドゲート１０５１が開いてフリップフロップ１０５４
がセットされ、アクセスが開始されると同時に（この開
始の機構は図示を省略した）、他バンクへの連絡線８を
ビジーとする。以」このアクセス開始の動作は、先のア
ービトレーションのステップとともに、２つのメモリバ
ンク１．０．２０でタイムスロット７．８にて同時に行
われる。

以」二の動作により、アドレスＡ４とその次のアドレス
Ａ５のデータＲ４，Ｒ５として読み出され、リードデー
タバッファ１０３．２０３ヘセツトされたデータは、タ
イムスロット９内に時分割でリードデータバス３へ送出
される。この場合、制御部１０５からの制御信号１１（
この機構は第２図では省略）により、バッファ１０３の
データＲ４はゲート１０６からタイムスロッ１〜９のタ
イミングも。−ｔ、の間に送出され、バッファ２０３の
データＪ、２５は制御信号２１によりゲート２０６から
タイムスロッ１〜９のタイミングｔ２〜１ｏの間に送出
される。

メモリバンク１０．２０への２ワー１−リ−１へに続い
て、タイムスロット８にアドレス八〇を伴う２ワードリ
ート要求が発行されると、メモリバンク３０゜４０が上
記と同様に動作してタイムスロッ１〜１０にその読み出
したデータＲ６，Ｒ７を時分割でリードデータバス３へ
送り出す。以」二のように、本実施例によると、読み出
したデータの転送を２ワ一ド分（一般にはｎワード）］
−タタイムスロットで行えるから、ブロックデータの転
送を高速に行える。

２ワードの同時書き込み（２ワードライト）についても
２ワードリートと同じであり、その動作は第６図に示さ
れている。書き込みの場合、１ワードずつの従来と同じ
方法では、例えば第６図のようにタイムスロノ１〜１，
２，３．４の書き込みデータＷＯ，Ｗｌ、Ｗ２．Ｗ３が
１タイムスロットに１個ずつライトデータバス２がら送
られてくるのに対し、２ワードライＩ−のときは、例え
ばタイムスロット７にデータＷ４．Ｗ５が時分割でメモ
リ側へ転送され、続いてタイムスロッ１〜８にデータＷ
６．Ｗ７がやはり時分割に転送される。これら転送され
てきた書き込みデータはそれぞれのメモリバンク内のラ
イトデータバツフア１０２（第２図）等へセント信号１
２．２２　（第１図）によりそれぞれタイミング１．．
１３で取り込まれる。これ以後の動作は２ワードリード
と同様である。この２ワードライ１〜においても、バス
マスタからの書き込みデータ転送を時分割で行うところ
で高速化がはかられている。

なお、以上の説明では１回の要求で２ワードのり−ト／
ライトを２バンクに対して同時に行うものとしたが、バ
スの転送速度が許す限りにおいて、これをもっと多くの
ワードの同時アクセスとすることも可能である。

［発明の効果］ 本発明によれば、１回の要求で同時に動作するメモリバ
ンク数を複数とすることができるから、データバスのピ
ッ１〜幅を広げることなしにプロン］５ クデータの高速転送を行えるという効果がある。

【図面の簡単な説明】

第１図は本発明の方法を実現するメモリバンクの構成例
を示す図、第２図は第１図の制御部の詳細を示す図、第
３図は本発明が採用される情報処理装置の一実施例の全
体を示すブロック図、第４図はタイミングの説明図、第
５図および第６図は２ワードの同時読み出しおよび書き
込みのときの動作を示すタイムチャートである。 １０、２０．３０．４０・・メモリパンク、５０．６０
．７０゜８０・バスマスタ、１　・アドレスバス、２・
・・ライトデータバス、３・・リードデータバス、４・
制御バス、５〜８　・連絡線、１０３．２０３・・リー
トデータバッファ、１０４．２０４　　記憶部、１０５
．２０５・・制御部、１１３、２１３・アクセスバッフ
ァ。 代理人　弁理士　　秋　本　正　実 第 図 クイムスロット　Ｔ 了にレスパス　１ ２ワーＹ゛了クセ又 フィトテ千ツノヅ　３ ソモソハ゛ンク　１０ 〉１−リｌでンク　２０ メもりυり　３０ メ七ソへ゛〉り　４０ １２３．４５６ Ｗ酊■丁國戸困 Ｗ祁■玉１ ０＝Ｗ疋］ Ｃ＞Σコ １］ １］ 口＝ＷΣ］

Claims (1)

1. 【特許請求の範囲】 １、通常時には、インタリーブを行う複数の記憶装置間
   に、互いの状態（起動受付の可否、動作中か非動作中か
   ）を示す信号線を設けることにより、特定ライト時には
   バスマスタより１タイムスロット内に時分割で送出され
   るデータを前記記憶装置が交互に取り込み、同時に書き
   込み動作を行い、特定リード時には前記複数記憶装置が
   同時に読み出し動作を開始し、応答の１タイムスロット
   内に時分割でデータを送出することを特徴とする記憶装
   置の制御方法。 ２、各々がシステムバスに接続され、制御手段と記憶部
   とを有するところのメモリバンクを複数個設けてなる記
   憶装置を制御するための制御方法において、各メモリバ
   ンクに読み出しおよび書き込みデータを格納するための
   バッファを設け、かつ該バッファが空か否かとメモリバ
   ンク内の上記記憶部がアクセス動作中でビジーか否かを
   互いに他のメモリバンクの上記制御手段へ知らせるため
   の連絡線を各メモリバンク間に設けるとともに、連続す
   るアドレスの複数のワードを書き込む場合には、第１タ
   イムスロットにおいて書き込みを要求するバスマスタは
   アクセスアドレスを含む複数ワードライト要求と上記第
   １タイムスロットに時分割多重された書き込み用複数ワ
   ードとをシステムバスへ送出し、上記複数ワードライト
   要求の対象となったメモリバンクの各々は、該対象とな
   っているメモリバンクすべての上記バッファが空であり
   かつ上記記憶部がビジーでないことを自バンク内の制御
   手段が上記連絡線の信号から確認したときに上記書き込
   みワード中の自バンクあてのワードおよび書き込みアド
   レスを自バンク内の上記バッフアへ取り込み、上記第１
   タイムスロットに続く第２タイムスロットにおいて上記
   バッファへ取り込んだワードを自バンク内の記憶部へ書
   き込み、上記第２タイムスロットに続く第３タイムスロ
   ットにおいて書き込み終了信号を上記バスマスタへ転送
   して複数ワード書き込み動作を終了する、ことを特徴と
   する記憶装置の制御方法。 ３、各々がシステムバスに接続され、制御手段と記憶部
   とを有するところのメモリバンクを複数個設けてなる記
   憶装置を制御するための制御方法において、各メモリバ
   ンクに読み出しおよび書き込みデータを格納するための
   バッファを設け、かつ該バッファが空か否かとメモリバ
   ンク内の上記記憶部がアクセス動作中でビジーか否かと
   を互いに他のメモリバンクの上記制御手段へ知らせるた
   めの連絡線を各メモリバンク間に設けるとともに、連続
   するアドレスの複数のワードを読み出す場合には、第１
   タイムスロットにおいて読み出しを要求するバスマスタ
   はアクセスアドレスを含む複数ワードリード要求をシス
   テムバスへ送出し、上記複数ワードリード要求の対象と
   なったメモリバンクの各々は、該対象となっているメモ
   リバンクすべての上記バッファが空でありかつ上記記憶
   部がビジーでないことを自バンク内の制御手段が上記連
   絡線の信号から確認したときに上記複数ワードリード要
   求中の自バンクあての読み出しアドレスを自バンク内の
   上記バッファへ取り込み、上記第１タイムスロットに続
   く第２タイムスロットにおいて上記バッフアへ取り込ん
   だアドレスのワードを自バンク内の上記記憶部から読み
   出して上記バッファへセットし、上記第２タイムスロッ
   トに続く第３タイムスロットにおいて上記バッファへセ
   ットしたワードを、各メモリバンクからのワードが当該
   第３タイムスロットにて時分割多重されるようにシステ
   ムバスを介して上記バスマスタへ送出して複数ワードの
   読み出し動作を終了する、ことを特徴とする記憶装置の
   制御方法。