JPH0775314B2 - 複合型論理回路 - Google Patents
複合型論理回路Info
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- JPH0775314B2 JPH0775314B2 JP60169862A JP16986285A JPH0775314B2 JP H0775314 B2 JPH0775314 B2 JP H0775314B2 JP 60169862 A JP60169862 A JP 60169862A JP 16986285 A JP16986285 A JP 16986285A JP H0775314 B2 JPH0775314 B2 JP H0775314B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は電界効果トランジスタとバイポーラトランジス
タを組合せた複合型論理回路に係る。
タを組合せた複合型論理回路に係る。
従来低消費電力を目的とした論理LSIではCMOS論理回路
が多用されている。例えば1978年モトローラ（MOTROL
A）社より発行されたモトローラCMOS集積回路（MOTROLA
CMOS INTEGRATED CIRCUITS）」には第12図のCMOS2入力
NANDゲートが示されている。図において、121,122はPMO
S、123,124はNMOSである。PMOS121と122のソースは電源
＋Ｖに共通接続され、ドレインは出力端子に共通接続さ
れ、ゲートは夫々入力A,Bに接続されている。一方、NMO
S123,124は直列接続され、NMOS123のドレインは出力端
子に接続され、NMOS124のソースは基準電位に接続さ
れ、夫々のゲートは入力B,Aに接続されている。
が多用されている。例えば1978年モトローラ（MOTROL
A）社より発行されたモトローラCMOS集積回路（MOTROLA
CMOS INTEGRATED CIRCUITS）」には第12図のCMOS2入力
NANDゲートが示されている。図において、121,122はPMO
S、123,124はNMOSである。PMOS121と122のソースは電源
＋Ｖに共通接続され、ドレインは出力端子に共通接続さ
れ、ゲートは夫々入力A,Bに接続されている。一方、NMO
S123,124は直列接続され、NMOS123のドレインは出力端
子に接続され、NMOS124のソースは基準電位に接続さ
れ、夫々のゲートは入力B,Aに接続されている。
いま、入力A,Bが共に“1"レベルのとき、PMOS121,122は
共にオフ、NMOS123,124は共にオンになる。したがつ
て、出力Ｆは基準電位まで下がつて“0"レベルとなる。
一方、入力A,Bの少なくとも１つが“0"レベルのとき、N
MOS123,124の少くとも１つがオフになり、PMOS121,122
の少くとも１つオンになる。したがつて、出力Ｆは電源
電圧＋Ｖまで上がつて“1"レベルとなる。以上の説明で
明らかなように、CMOS回路は定常状態ではPMOS又はNMOS
のいずれかがオフのため本質的に低消費電力という特徴
がある一方、相補型回路のためトランジスタ数が多くな
ることやMOSトランジスタの負荷駆動能が弱く、しかも
論理振幅が大きいため高速化が困難という欠点がある。
共にオフ、NMOS123,124は共にオンになる。したがつ
て、出力Ｆは基準電位まで下がつて“0"レベルとなる。
一方、入力A,Bの少なくとも１つが“0"レベルのとき、N
MOS123,124の少くとも１つがオフになり、PMOS121,122
の少くとも１つオンになる。したがつて、出力Ｆは電源
電圧＋Ｖまで上がつて“1"レベルとなる。以上の説明で
明らかなように、CMOS回路は定常状態ではPMOS又はNMOS
のいずれかがオフのため本質的に低消費電力という特徴
がある一方、相補型回路のためトランジスタ数が多くな
ることやMOSトランジスタの負荷駆動能が弱く、しかも
論理振幅が大きいため高速化が困難という欠点がある。
CMOS回路の低負荷駆動能力を改善するものとして近年、
種々のBI−CMOS論理回路が提案されている。例えば1984
年８月に発行された「VLSIデザイン（Design）」のFig.
2（ａ）には第13図のBI−CMOS2入力NANDゲートが示され
ている。
種々のBI−CMOS論理回路が提案されている。例えば1984
年８月に発行された「VLSIデザイン（Design）」のFig.
2（ａ）には第13図のBI−CMOS2入力NANDゲートが示され
ている。
第13図において、131,132はPMOSであり、133〜137はNMO
Sである。また、138,139はNPNトランジスタである。PMO
S131,132のソースは電源＋Ｖに共通接続され、ドレイン
はNPN138のベースに共通接続され、夫々のゲートは入力
A,Bに接続される。NMOS133,134は直列接続され、NMOS13
3のドレインはNPN138のベースにゲートは入力Ｂに接続
され、NMOS134のソースは基準電位にゲートは入力Ａに
接続される。NMOS135,136も直列接続され、NMOS135のド
レインはNPN138のエミツタとNPN139のコレクタに共通接
続され出力端子となり、ゲートは入力Ｂに接続される。
NMOS136のソースはNPN139のベースにゲートは入力Ａに
接続される。NMOS137のドレインはNPN139のベースに、
ゲートはNPN138のベースに、ソースは基準電位に接続さ
れる。また、NPN138のコレクタは電源＋Ｖに接続され、
NPN139のエミツタは基準電位に接続されている。
Sである。また、138,139はNPNトランジスタである。PMO
S131,132のソースは電源＋Ｖに共通接続され、ドレイン
はNPN138のベースに共通接続され、夫々のゲートは入力
A,Bに接続される。NMOS133,134は直列接続され、NMOS13
3のドレインはNPN138のベースにゲートは入力Ｂに接続
され、NMOS134のソースは基準電位にゲートは入力Ａに
接続される。NMOS135,136も直列接続され、NMOS135のド
レインはNPN138のエミツタとNPN139のコレクタに共通接
続され出力端子となり、ゲートは入力Ｂに接続される。
NMOS136のソースはNPN139のベースにゲートは入力Ａに
接続される。NMOS137のドレインはNPN139のベースに、
ゲートはNPN138のベースに、ソースは基準電位に接続さ
れる。また、NPN138のコレクタは電源＋Ｖに接続され、
NPN139のエミツタは基準電位に接続されている。
いま、入力A,Bが共に“1"のとき、PMOS131,132は共にオ
フ、NMOS133〜136はオンになり、NMOS137はオフにな
る。その結果、NPN138はオフになり、NPN139はオンにな
る。したがつて、出力Ｆは“0"レベルになる。次に、入
力A,Bの少くとも１つが“0"のとき、NMOS133,134の少く
とも１つがオフになり、NMOS135,136の少くとも１つが
オフになる。一方、PMOS131,132の少くとも１つがオン
になる。その結果、NPN139はオフになり、NPN138とNMOS
137がオンになる。したがつて、出力Ｆは“1"レベルに
なる。この回路はCMOSと同様に定常状態での電力消費が
無いばかりでなく、CMOSの弱い駆動電流をバイポーラト
ランジスタで増幅しているため高負荷時も高速スイツチ
ングできると云う利点がある。一方、CMOS回路と同様に
トランジスタ数が多くなる欠点があり、さらに論理振幅
が大きいため入力信号が付勢されてから、出力側バイポ
ーラトランジスタが動作を開始するまでの遅延時間を小
さくできない欠点があつた。
フ、NMOS133〜136はオンになり、NMOS137はオフにな
る。その結果、NPN138はオフになり、NPN139はオンにな
る。したがつて、出力Ｆは“0"レベルになる。次に、入
力A,Bの少くとも１つが“0"のとき、NMOS133,134の少く
とも１つがオフになり、NMOS135,136の少くとも１つが
オフになる。一方、PMOS131,132の少くとも１つがオン
になる。その結果、NPN139はオフになり、NPN138とNMOS
137がオンになる。したがつて、出力Ｆは“1"レベルに
なる。この回路はCMOSと同様に定常状態での電力消費が
無いばかりでなく、CMOSの弱い駆動電流をバイポーラト
ランジスタで増幅しているため高負荷時も高速スイツチ
ングできると云う利点がある。一方、CMOS回路と同様に
トランジスタ数が多くなる欠点があり、さらに論理振幅
が大きいため入力信号が付勢されてから、出力側バイポ
ーラトランジスタが動作を開始するまでの遅延時間を小
さくできない欠点があつた。
本発明の目的は、入力信号に応じて論理動作を行う回路
の論理振幅を小さくすることで、回路全体の高速動作を
実現する複合型論理回路の提供にある。
の論理振幅を小さくすることで、回路全体の高速動作を
実現する複合型論理回路の提供にある。
上記目的を達成するために、本発明は、一方導電型のコ
レクタの他方導電型のベースと一方導電型のエミッタと
を有し、上記コレクタから出力信号を出力し、上記エミ
ッタは第１の電源部に接続されるバイポーラトランジス
タと、上記第１の電源部より電位の高い第２の電源部か
ら上記ベースにバイアス電流を供給するベース・バイア
ス部と、上記第１の電源部より電位の高い第３の電源部
と上記コレクタとの間に接続される負荷部と、ゲート電
極に入力信号が与えられ上記バイポーラトランジスタの
ベースの導電型とは異なる一方導電型の単一チャネルMO
S電界効果トランジスタで構成され、上記バイポーラト
ランジスタのベース・エミッタ間に対してソース・ドレ
イン電流路が並列に接続され、上記入力信号に応じて論
理動作を行い、上記論理動作によって上記ベース・エミ
ッタ間をバイパスするための電流路を形成し、または、
上記バイパスするための電流路を遮断する論理回路部と
を有することを特徴とする。
レクタの他方導電型のベースと一方導電型のエミッタと
を有し、上記コレクタから出力信号を出力し、上記エミ
ッタは第１の電源部に接続されるバイポーラトランジス
タと、上記第１の電源部より電位の高い第２の電源部か
ら上記ベースにバイアス電流を供給するベース・バイア
ス部と、上記第１の電源部より電位の高い第３の電源部
と上記コレクタとの間に接続される負荷部と、ゲート電
極に入力信号が与えられ上記バイポーラトランジスタの
ベースの導電型とは異なる一方導電型の単一チャネルMO
S電界効果トランジスタで構成され、上記バイポーラト
ランジスタのベース・エミッタ間に対してソース・ドレ
イン電流路が並列に接続され、上記入力信号に応じて論
理動作を行い、上記論理動作によって上記ベース・エミ
ッタ間をバイパスするための電流路を形成し、または、
上記バイパスするための電流路を遮断する論理回路部と
を有することを特徴とする。
第１図に本発明の実施例を示す。
図において、10は電界効果トランジスタとするNMOSトラ
ンジスタ（以下単にNMOSと称す）による組合せ論理であ
り、NMOSの直列接続、並列接続または直列接続と並列の
組合せにより所定の論理機能を満足するように構成さ
れ、NPNトランジスタ13のベース・エミツタ間に接続さ
れる。11はベースバイアス抵抗であり、電源＋V1とNPN1
3のベース間に接続される。12は負荷抵抗であり電源＋V
2とNPN13のコレクタ間に接続される。また、NPN13のエ
ミツタは電源−V3に接続される。
ンジスタ（以下単にNMOSと称す）による組合せ論理であ
り、NMOSの直列接続、並列接続または直列接続と並列の
組合せにより所定の論理機能を満足するように構成さ
れ、NPNトランジスタ13のベース・エミツタ間に接続さ
れる。11はベースバイアス抵抗であり、電源＋V1とNPN1
3のベース間に接続される。12は負荷抵抗であり電源＋V
2とNPN13のコレクタ間に接続される。また、NPN13のエ
ミツタは電源−V3に接続される。
いま、入力I1〜Inが所定の論理状態を満足しない場合、
NMOS組合せ論理10はオフになる。このとき、抵抗11を通
つてNPN13のベース電流が流れ、NPNはオンになる。した
がつて、出力Ｆは“0"レベルになる。なお、このとき、
NPN13のベース電圧は（−V3＋VBE）である。次に入力I1
〜Inが所定の論理状態を満足した場合、NMOS組合せ論理
10はオンになる。このとき、NPN13のベース電流はNMOS
組合せ論理10にバイパスされ、NPN13はオフになる。し
たがつて、出力Ｆは“1"レベルになる。なお、このと
き、NPN13のベース電位は になる。ただし、R1は抵抗11の抵抗値であり、RxはNMOS
組合せ論理のオン抵抗である。したがつて、NMOS組合せ
論理10の論理振幅は になり、NPNトランジスタ13のベース・エミツタ接合電
圧VBE（約0.8V）よりも小さい値に抑えられる。
NMOS組合せ論理10はオフになる。このとき、抵抗11を通
つてNPN13のベース電流が流れ、NPNはオンになる。した
がつて、出力Ｆは“0"レベルになる。なお、このとき、
NPN13のベース電圧は（−V3＋VBE）である。次に入力I1
〜Inが所定の論理状態を満足した場合、NMOS組合せ論理
10はオンになる。このとき、NPN13のベース電流はNMOS
組合せ論理10にバイパスされ、NPN13はオフになる。し
たがつて、出力Ｆは“1"レベルになる。なお、このと
き、NPN13のベース電位は になる。ただし、R1は抵抗11の抵抗値であり、RxはNMOS
組合せ論理のオン抵抗である。したがつて、NMOS組合せ
論理10の論理振幅は になり、NPNトランジスタ13のベース・エミツタ接合電
圧VBE（約0.8V）よりも小さい値に抑えられる。
周知のように、容量性負荷を駆動する場合の遅延時の駆
動電流に反比例し、電圧振幅と負荷の大きさに比例する
ので、論理振幅のCMOSの10分の１の0.5Vにすると10倍の
高速化が図れることになる。また、本実施例の組合せ論
理部10は単チヤンネルMOSで構成されるためMOSトランジ
スタ数はCMOSの1/2に少くすることができる。
動電流に反比例し、電圧振幅と負荷の大きさに比例する
ので、論理振幅のCMOSの10分の１の0.5Vにすると10倍の
高速化が図れることになる。また、本実施例の組合せ論
理部10は単チヤンネルMOSで構成されるためMOSトランジ
スタ数はCMOSの1/2に少くすることができる。
第２図に本発明の他の実施例を示す。図において、20は
PMOSによる組合せ論理であり、PMOSの直列接続、並列接
続または直列接続と並列接続の組合せにより所定の論理
機能を満足するように構成され、PNPトランジスタ23の
ベース・エミツタ間に接続される。21はベースバイアス
抵抗であり、電源−V3とPNP23のベース間に接続され
る。22は負荷抵抗であり、電源−V3とPNP23のコレクタ
間に接続される。
PMOSによる組合せ論理であり、PMOSの直列接続、並列接
続または直列接続と並列接続の組合せにより所定の論理
機能を満足するように構成され、PNPトランジスタ23の
ベース・エミツタ間に接続される。21はベースバイアス
抵抗であり、電源−V3とPNP23のベース間に接続され
る。22は負荷抵抗であり、電源−V3とPNP23のコレクタ
間に接続される。
いま、入力I1〜Inが所定の論理状態を満足しない場合、
PMOS組合せ論理20はオフになる。このとき、抵抗21を通
してPNP23のベース電流が流れ、PNP23はオンになる。し
たがつて、出力Ｆは“1"レベルになる。なお、このと
き、PNP23のベース電位は（＋V1−VBE）である。次に入
力I1〜Inが所定の論理状態を満足した場合、PMOS組合せ
論理20はオンになる。このとき、PNP23のベース電位が
上昇し、PNP23はオフになる。したがつて、出力Ｆは
“0"レベルになる。なお、このとき、PNP23のベース電
位は になる。ただし、R1は抵抗21の抵抗値であり、RxはPMOS
論理20のオン抵抗である。したがつて、PMOS組合せ論理
20の論理振幅は になり、PNPトランジスタ23のベース・エミツタ接合電
圧VBE（約0.8V）より小さい値に抑えられる。
PMOS組合せ論理20はオフになる。このとき、抵抗21を通
してPNP23のベース電流が流れ、PNP23はオンになる。し
たがつて、出力Ｆは“1"レベルになる。なお、このと
き、PNP23のベース電位は（＋V1−VBE）である。次に入
力I1〜Inが所定の論理状態を満足した場合、PMOS組合せ
論理20はオンになる。このとき、PNP23のベース電位が
上昇し、PNP23はオフになる。したがつて、出力Ｆは
“0"レベルになる。なお、このとき、PNP23のベース電
位は になる。ただし、R1は抵抗21の抵抗値であり、RxはPMOS
論理20のオン抵抗である。したがつて、PMOS組合せ論理
20の論理振幅は になり、PNPトランジスタ23のベース・エミツタ接合電
圧VBE（約0.8V）より小さい値に抑えられる。
したがつて、本実施例でも第１図の実施例と同様に組合
せ論理部の低振幅化による高速化が実現でき、MOSトラ
ンジスタの数をCMOSの1/2に少くすることができる。
せ論理部の低振幅化による高速化が実現でき、MOSトラ
ンジスタの数をCMOSの1/2に少くすることができる。
なお、第１図，第２図の実施例および以後の実施例では
バイポーラトランジスタのベースバイアス手段とコレク
タ負荷は抵抗素子で示しているが、これらのアクテイブ
素子や受動素子とアクテイブ素子の組合せなど様々な回
路手段を適用することは当業者にとつて容易である。
バイポーラトランジスタのベースバイアス手段とコレク
タ負荷は抵抗素子で示しているが、これらのアクテイブ
素子や受動素子とアクテイブ素子の組合せなど様々な回
路手段を適用することは当業者にとつて容易である。
以下に本発明の更に具体的な実施例を説明するが第１
図，第２図と同一部分は同一番号で示し、同一部分の接
続構成の説明は省略する。
図，第２図と同一部分は同一番号で示し、同一部分の接
続構成の説明は省略する。
第３図は本発明をAND−ORゲートに適用した実施例を示
している。第３図（ａ）はその論理シンボルと論理関数
を示し、第３図（ｂ）に回路構成を示す。
している。第３図（ａ）はその論理シンボルと論理関数
を示し、第３図（ｂ）に回路構成を示す。
第３図（ｂ）において、31〜34はNMOSであり、NMOS31,3
2の直列接続とNMOS33,34の直列接続がNPNトランジスタ1
3のベース・エミツタ間に並列に接続される。また、NMO
S31〜34のゲートには図示のように入力信号Ａ〜Ｄが接
続される。
2の直列接続とNMOS33,34の直列接続がNPNトランジスタ1
3のベース・エミツタ間に並列に接続される。また、NMO
S31〜34のゲートには図示のように入力信号Ａ〜Ｄが接
続される。
いま、入力信号がＡ・Ｂ＝０で且つＣ・Ｄ＝０のとき、
抵抗11を通つてNPN13にベース電流が流れ、NPN13はオン
になる。したがつて、出力Ｆは“0"レベルになる。
抵抗11を通つてNPN13にベース電流が流れ、NPN13はオン
になる。したがつて、出力Ｆは“0"レベルになる。
次に、Ａ・Ｂ＝１又はＣ・Ｄ＝１のとき、NPN13のベー
ス電流はMOS論理側に、バイパスされ、NPN13はオフにな
る。したがつて、出力Ｆは“1"レベルになる。
ス電流はMOS論理側に、バイパスされ、NPN13はオフにな
る。したがつて、出力Ｆは“1"レベルになる。
第４図は、本発明をOR−ANDゲートに適用した実施例を
示している。第４図（ａ）はその論理シンボルと論理関
数を示し、第４図（ｂ）に回路構成を示す。
示している。第４図（ａ）はその論理シンボルと論理関
数を示し、第４図（ｂ）に回路構成を示す。
第４図（ｂ）において、41〜44はNMOSであり、NMOS41,4
2の並列接続とNMOS43,44の並列接続がNPNトランジスタ1
3のベース・エミツタ間に直列に接続される。また、NMO
S41〜44のゲートには図示のように入力信号Ａ〜Ｄが接
続される。
2の並列接続とNMOS43,44の並列接続がNPNトランジスタ1
3のベース・エミツタ間に直列に接続される。また、NMO
S41〜44のゲートには図示のように入力信号Ａ〜Ｄが接
続される。
いま、入力信号がＡ＋Ｂ＝０又はＣ＋Ｄ＝０のとき、抵
抗11を通つてNPN13にベース電流が流れ、NPN13はオンに
なる。したがつて、出力Ｆは“0"レベルになる。
抗11を通つてNPN13にベース電流が流れ、NPN13はオンに
なる。したがつて、出力Ｆは“0"レベルになる。
次に、Ａ＋Ｂ＝１で且つＣ＋Ｄ＝１のとき、NPN13のベ
ース電流はMOS論理側に、バイパスされ、NPN13はオフに
なる。したがつて、出力Ｆは“1"レベルになる。
ース電流はMOS論理側に、バイパスされ、NPN13はオフに
なる。したがつて、出力Ｆは“1"レベルになる。
第５図は本発明をOR−ANDゲートに適用した実施例を示
している。第５図（ａ）はその論理シンボルと論理関数
を示し、第５図（ｂ）に回路構成を示す。第５図（ｂ）
において、51〜54はNMOSであり、NMOS51,52の直列接続
とNMOS53,54の並列接続がNPN13のベース・エミツタ間に
直列に接続される。また、NMOS41〜44のゲートには図示
のように入力信号Ａ〜Ｄが接続される。
している。第５図（ａ）はその論理シンボルと論理関数
を示し、第５図（ｂ）に回路構成を示す。第５図（ｂ）
において、51〜54はNMOSであり、NMOS51,52の直列接続
とNMOS53,54の並列接続がNPN13のベース・エミツタ間に
直列に接続される。また、NMOS41〜44のゲートには図示
のように入力信号Ａ〜Ｄが接続される。
いま、入力信号がＡ・Ｂ＝０またはＣ＋Ｄ＝０のとき、
抵抗11を通つてNPN13にベース電流が流れ、NPN13はオン
になる。したがつて、出力Ｆは“0"レベルになる。
抵抗11を通つてNPN13にベース電流が流れ、NPN13はオン
になる。したがつて、出力Ｆは“0"レベルになる。
次に、Ａ・Ｂ＝１で且つＣ＋Ｄ＝１のとき、NPN13のベ
ース電流はMOS論理側にバイパスされ、NPN13はオフにな
る。したがつて、出力Ｆは“1"レベルになる。
ース電流はMOS論理側にバイパスされ、NPN13はオフにな
る。したがつて、出力Ｆは“1"レベルになる。
第６図は本発明をOR−AND−ORゲートに適用した実施例
を示している。第６図（ａ）はその論理シンボルと論理
関数を示し、第６図（ｂ）に回路構成を示す。図におい
て、61〜64はNMOSであり、NMOS61,62の並列接続とNMOS6
3がNPN13のベース・エミツタ間に直列に接続され、さら
にNMOS64がNPN13のベース・エミツタ間に接続される。
また、NMOS61〜64のゲートには図示のように入力信号Ａ
〜Ｄが接続される。
を示している。第６図（ａ）はその論理シンボルと論理
関数を示し、第６図（ｂ）に回路構成を示す。図におい
て、61〜64はNMOSであり、NMOS61,62の並列接続とNMOS6
3がNPN13のベース・エミツタ間に直列に接続され、さら
にNMOS64がNPN13のベース・エミツタ間に接続される。
また、NMOS61〜64のゲートには図示のように入力信号Ａ
〜Ｄが接続される。
いま、入力信号がＡ＋Ｂ＝０又はＣ＝０で且つＤ＝０の
とき、抵抗11を通つて、NPN13にベース電流が流れ、NPN
13はオンになる。したがつて、このとき出力Ｆは“0"レ
ベルになる。
とき、抵抗11を通つて、NPN13にベース電流が流れ、NPN
13はオンになる。したがつて、このとき出力Ｆは“0"レ
ベルになる。
次に、Ａ＋Ｂ＝１で且つＣ＝１のとき、又はＤ＝１のと
き、NPN13のベース電流はMOS論理側にバイパスされ、NP
N13はオフになる。したがつて、このとき出力Ｆは“1"
レベルになる。
き、NPN13のベース電流はMOS論理側にバイパスされ、NP
N13はオフになる。したがつて、このとき出力Ｆは“1"
レベルになる。
第７図は本発明を３入力多数決論理回路に適用した実施
例を示している。第７図（ａ）はその論理シンボルと論
理関数を示し、第７図（ｂ）に回路構成を示す。71〜75
はNMOSであり、NMOS71とNMOS72,73の並列接続がNPN13の
ベース・エミツタ間に直列に接続され、さらにNMOS74,7
5の直列接続がNPN13のベース・エミツタ間に接続され
る。また、NMOS71〜75のゲートには図示のように入力信
号Ａ〜Ｃが接続される。
例を示している。第７図（ａ）はその論理シンボルと論
理関数を示し、第７図（ｂ）に回路構成を示す。71〜75
はNMOSであり、NMOS71とNMOS72,73の並列接続がNPN13の
ベース・エミツタ間に直列に接続され、さらにNMOS74,7
5の直列接続がNPN13のベース・エミツタ間に接続され
る。また、NMOS71〜75のゲートには図示のように入力信
号Ａ〜Ｃが接続される。
いま、入力信号がＢ＋Ｃ＝０のとき、およびＡ＝０で且
つＢ・Ｃ＝０のとき抵抗11を通つてNPN13にベース電流
が流れ、NPN13はオンになる。したがつて、このとき出
力Ｆは“0"レベルになる。
つＢ・Ｃ＝０のとき抵抗11を通つてNPN13にベース電流
が流れ、NPN13はオンになる。したがつて、このとき出
力Ｆは“0"レベルになる。
次に、Ａ＝１で且つＢ＋Ｃ＝１のとき、およびＢ・Ｃ＝
１のとき、NPN13のベース電流はMOS論理側にバイパスさ
れ、NPN13はオフになる。したがつて、このとき、出力
Ｆは“1"レベルになる。
１のとき、NPN13のベース電流はMOS論理側にバイパスさ
れ、NPN13はオフになる。したがつて、このとき、出力
Ｆは“1"レベルになる。
第８図は本発明を４ビツトのキヤリールツクアヘツド回
路に適用した実施例を示している。第８図（ａ）はその
論理シンボルと論理関数を示し、第７図（ｂ）に回路構
成を示す。第７図（ｂ）において、81〜89はNMOSであ
り、NMOS81〜85の直列接続がNPN13のベース・エミツタ
間に接続される。また、NMOS86〜89のソースはNPN13の
エミツタに共通接続され、NMOS86のドレインはNMOS83と
84の接続点に、NMOS87のドレインはNMOS82と83の接続点
に、NMOS88のドレインはNMOS81と82の接続点に接続さ
れ、NMOS89のドレインはNMOS81のドレインと共通にNPN1
3のベースに接続される。また、NMOS81〜89のゲートに
は図示のように入力信号Ａ〜Ｉが接続される。
路に適用した実施例を示している。第８図（ａ）はその
論理シンボルと論理関数を示し、第７図（ｂ）に回路構
成を示す。第７図（ｂ）において、81〜89はNMOSであ
り、NMOS81〜85の直列接続がNPN13のベース・エミツタ
間に接続される。また、NMOS86〜89のソースはNPN13の
エミツタに共通接続され、NMOS86のドレインはNMOS83と
84の接続点に、NMOS87のドレインはNMOS82と83の接続点
に、NMOS88のドレインはNMOS81と82の接続点に接続さ
れ、NMOS89のドレインはNMOS81のドレインと共通にNPN1
3のベースに接続される。また、NMOS81〜89のゲートに
は図示のように入力信号Ａ〜Ｉが接続される。
いま、入力信号がＡ・Ｂ・Ｃ・Ｄ・Ｅ＝0,A・Ｂ・Ｃ・
Ｆ＝0,A・Ｂ・Ｇ＝0,A・Ｈ＝0,I＝０のとき、抵抗11を
通つてNPN13にベース電流が流れ、NPN13はオンになる。
したがつて、このとき出力Ｆは“0"レベルになる。
Ｆ＝0,A・Ｂ・Ｇ＝0,A・Ｈ＝0,I＝０のとき、抵抗11を
通つてNPN13にベース電流が流れ、NPN13はオンになる。
したがつて、このとき出力Ｆは“0"レベルになる。
次に、Ａ・Ｂ・Ｃ・Ｄ・Ｅ＝1,A・Ｂ・Ｃ・Ｆ＝1,A・Ｂ
・Ｇ＝1,A・Ｈ＝1,I＝１のいずれかの条件が成立すると
NPN13のベース電流はMOS論理側にバイパスされ、NPN13
はオフになる。したがつて、このとき、出力Ｆは“1"レ
ベルになる。
・Ｇ＝1,A・Ｈ＝1,I＝１のいずれかの条件が成立すると
NPN13のベース電流はMOS論理側にバイパスされ、NPN13
はオフになる。したがつて、このとき、出力Ｆは“1"レ
ベルになる。
第９図は本発明を差動型論理回路に適用した実施例を示
す。第９図（ａ）はその論理シンボルと論理関数を示
し、第９図（ｂ）に回路構成を示す。第９図（ｂ）にお
いて、91〜94はNMOSであり、NMOS91,92の直列接続がNPN
13のベース・エミツタ間に接続され、NMOS93,94の並列
接続がNPN13′のベース・エミツタ間に接続される。ま
た、95,96はPMOSであり、PMOS95のソースは電源＋Ｖ
に、ゲートはNPN13′のコレクタに、ドレインはNPN13の
コレクタに接続され、PMOS96のソースは電源＋Ｖに、ゲ
ートはNPN13のコレクタに、ドレインはNPN13′のコレク
タに接続される。また、NMOS91〜94のゲートには図示の
ように入力信号A,Bおよび，が接続される。
す。第９図（ａ）はその論理シンボルと論理関数を示
し、第９図（ｂ）に回路構成を示す。第９図（ｂ）にお
いて、91〜94はNMOSであり、NMOS91,92の直列接続がNPN
13のベース・エミツタ間に接続され、NMOS93,94の並列
接続がNPN13′のベース・エミツタ間に接続される。ま
た、95,96はPMOSであり、PMOS95のソースは電源＋Ｖ
に、ゲートはNPN13′のコレクタに、ドレインはNPN13の
コレクタに接続され、PMOS96のソースは電源＋Ｖに、ゲ
ートはNPN13のコレクタに、ドレインはNPN13′のコレク
タに接続される。また、NMOS91〜94のゲートには図示の
ように入力信号A,Bおよび，が接続される。
いま、入力信号がＡ・Ｂ＝１のとき、NMOS91,92がオン
になり、NPN13のベース電流はNMOS91,92を通つてバイパ
スされ、NPN13はオフになる。一方、NMOS93,94はオフの
ため、抵抗11′を通つてNPN13′にベース電流が流れ、N
PN13′はオンになる。したがつて、このとき、出力は
“0"レベルになり、その結果PMOS95がオンになり、出力
Ｆは“1"レベルになる。
になり、NPN13のベース電流はNMOS91,92を通つてバイパ
スされ、NPN13はオフになる。一方、NMOS93,94はオフの
ため、抵抗11′を通つてNPN13′にベース電流が流れ、N
PN13′はオンになる。したがつて、このとき、出力は
“0"レベルになり、その結果PMOS95がオンになり、出力
Ｆは“1"レベルになる。
次に、Ａ・Ｂ＝０のとき、NMOS91,92の少くとも１つが
オフになり、NMOS93,94の少くとも１つがオンになる。
したがつて、このとき、抵抗11を通つてNPN13にベース
電流が流れ、NPN13はオンになり、出力Ｆは“0"レベル
になる。その結果PMOS96がオンになる。一方、NPN13′
のベース電流はNMOS93,94のオンしている方を通してバ
イパスされ、NPN13′はオフになる。したがつて、この
とき、出力Ｆ′は“1"レベルになる。
オフになり、NMOS93,94の少くとも１つがオンになる。
したがつて、このとき、抵抗11を通つてNPN13にベース
電流が流れ、NPN13はオンになり、出力Ｆは“0"レベル
になる。その結果PMOS96がオンになる。一方、NPN13′
のベース電流はNMOS93,94のオンしている方を通してバ
イパスされ、NPN13′はオフになる。したがつて、この
とき、出力Ｆ′は“1"レベルになる。
第10図は本発明をOR−ANDゲートに適用した実施例を示
す。第10図（ａ）はその論理シンボルと論理関数を示
し、第10図（ｂ）に回路構成を示す。第10図（ｂ）にお
いて、101〜104はPMOSであり、PMOS101,102の直列接続
とPMOS103,104の直列接続がPNP23のベース・エミツタ間
に並列に接続される。
す。第10図（ａ）はその論理シンボルと論理関数を示
し、第10図（ｂ）に回路構成を示す。第10図（ｂ）にお
いて、101〜104はPMOSであり、PMOS101,102の直列接続
とPMOS103,104の直列接続がPNP23のベース・エミツタ間
に並列に接続される。
また、PMOS101〜104のゲートには図示のように入力信号
Ａ〜Ｄが接続される。いま、Ａ＋Ｂ＝０またはＣ＋Ｄ＝
０のとき、PNP23のベース電流が上昇し、PNP23はオフに
なる。したがつて、このとき、出力Ｆは“0"レベルにな
る。
Ａ〜Ｄが接続される。いま、Ａ＋Ｂ＝０またはＣ＋Ｄ＝
０のとき、PNP23のベース電流が上昇し、PNP23はオフに
なる。したがつて、このとき、出力Ｆは“0"レベルにな
る。
次に、Ａ＋Ｂ＝１で且つＣ＋Ｄ＝１のとき、抵抗21を通
つてPNP23のベース電流が流れ、PNP23はオンになる。し
たがつて、このとき、出力Ｆは“1"レベルになる。
つてPNP23のベース電流が流れ、PNP23はオンになる。し
たがつて、このとき、出力Ｆは“1"レベルになる。
第11図は本発明をAND−ORゲートに適用した実施例を示
す。第11図（ａ）はその論理シンボルと論理関数を示
し、第11図（ｂ）にその回路構成を示す。第11図（ｂ）
において、111〜114はPMOSであり、PMOS111,112の並列
接続とPMOS113,114の並列接続がPNP23のベース・エミツ
タ間に直列に接続される。また、PMOS111〜114のゲート
には図示のように入力信号Ａ〜Ｄが接続される。
す。第11図（ａ）はその論理シンボルと論理関数を示
し、第11図（ｂ）にその回路構成を示す。第11図（ｂ）
において、111〜114はPMOSであり、PMOS111,112の並列
接続とPMOS113,114の並列接続がPNP23のベース・エミツ
タ間に直列に接続される。また、PMOS111〜114のゲート
には図示のように入力信号Ａ〜Ｄが接続される。
いま、Ａ・Ｂ＝０で且つＣ・Ｄ＝０のとき、PNP23のベ
ース電位が上昇し、PNP23はオフになる。その結果、出
力Ｆは“0"レベルになる。
ース電位が上昇し、PNP23はオフになる。その結果、出
力Ｆは“0"レベルになる。
次に、Ａ・Ｂ＝１またはＣ・Ｄ＝１のとき、抵抗21を通
つてPNP23のベース電流が流れ、PNP23はオンになる。し
たがつて、このとき、出力Ｆは“1"レベルになる。
つてPNP23のベース電流が流れ、PNP23はオンになる。し
たがつて、このとき、出力Ｆは“1"レベルになる。
なお、本発明は以上の実施例に限定されるものではな
く、本発明の精神を逸脱しない範囲で種々の変形が可能
である。
く、本発明の精神を逸脱しない範囲で種々の変形が可能
である。
以上の実施例の説明で明らかなように、本発明の複合型
論理回路では、組合せ論理が単一チヤンネル電界効果ト
ランジスタで構成されるためより少いトランジスタで複
雑な論理を実現できる効果がある。また、MOSの組合せ
論理部はバイポーラトランジスタのベース・エミツタ間
に接続された構成となるため論理ノードの振幅が小さく
なり高速動作を実現できる効果がある。
論理回路では、組合せ論理が単一チヤンネル電界効果ト
ランジスタで構成されるためより少いトランジスタで複
雑な論理を実現できる効果がある。また、MOSの組合せ
論理部はバイポーラトランジスタのベース・エミツタ間
に接続された構成となるため論理ノードの振幅が小さく
なり高速動作を実現できる効果がある。
第１図はNMOS論理とNPNによる本発明の実施例を示す
図、第２図はPMOS論理とPNPによる本発明の実施例を示
す図、第３図はAND−ORゲートの実施例を示す図、第４
図はOR−ANDゲートの実施例を示す図、第５図はOR−AND
ゲートの実施例を示す図、第６図はOR−AND−ORゲート
の実施例を示す図、第７図は３入力多数決論理の実施例
を示す図、第８図は４ビツトキヤリールツクアヘツド回
路の実施例を示す図、第９図は差動型論理回路の実施例
を示す図、第10図はOR−ANDゲートの実施例を示す、第1
1図はAND−ORゲートの実施例を示す図、第12図は従来の
CMOS2入力NANDゲート回路を示す図、第13図は従来のBI
−CMOS2入力NANDゲート回路を示す図である。 10…NMOS組合せ論理、20…PMOS組合せ論理、13…NPNト
ランジスタ、23…PNPトランジスタ。
図、第２図はPMOS論理とPNPによる本発明の実施例を示
す図、第３図はAND−ORゲートの実施例を示す図、第４
図はOR−ANDゲートの実施例を示す図、第５図はOR−AND
ゲートの実施例を示す図、第６図はOR−AND−ORゲート
の実施例を示す図、第７図は３入力多数決論理の実施例
を示す図、第８図は４ビツトキヤリールツクアヘツド回
路の実施例を示す図、第９図は差動型論理回路の実施例
を示す図、第10図はOR−ANDゲートの実施例を示す、第1
1図はAND−ORゲートの実施例を示す図、第12図は従来の
CMOS2入力NANDゲート回路を示す図、第13図は従来のBI
−CMOS2入力NANDゲート回路を示す図である。 10…NMOS組合せ論理、20…PMOS組合せ論理、13…NPNト
ランジスタ、23…PNPトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 栗田 公三郎 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 堀田 多加志 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 増田 郁朗 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 山内 辰美 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 中野 哲郎 東京都小平市上水本町1450番地 株式会社 日立製作所コンピユータ事業本部デバイス 開発センタ内 (56)参考文献 特開 昭60−21626（ＪＰ，Ａ) 特公 昭48−25820（ＪＰ，Ｂ１)
Claims (6)
- 【請求項１】一方導電型のコレクタと他方導電型のベー
スと一方導電型のエミッタとを有し、上記コレクタから
出力信号を出力し、上記エミッタは第１の電源部に接続
されるバイポーラトランジスタと、 上記第１の電源部より電位の高い第２の電源部から上記
ベースにバイアス電流を供給するベース・バイアス部
と、 上記第１の電源部より電位の高い第３の電源部と上記コ
レクタとの間に接続される負荷部と、 ゲート電極に入力信号が与えられ上記バイポーラトラン
ジスタのベースの導電型とは異なる一方導電型の単一チ
ャネルMOS電界効果トランジスタで構成され、上記バイ
ポーラトランジスタのベース・エミッタ間に対してソー
ス・ドレイン電流路が並列に接続され、上記入力信号に
応じて論理動作を行い、上記論理動作によって上記ベー
ス・エミッタ間をバイパスするための電流路を形成し、
または、上記バイパスするための電流路を遮断する論理
回路部とを有することを特徴とする複合型論理回路。 - 【請求項２】特許請求の範囲第１項において、 上記第１の電源部と上記第２の電源部の電位は同じ電位
であることを特徴とする複合型論理回路。 - 【請求項３】特許請求の範囲第１項または第２項におい
て、 上記バイポーラトランジスタはNPNトランジスタであ
り、上記一方導電型単一チャネルMOS電界効果トランジ
スタはＮ型MOS電界効果トランジスタ出あることを特徴
とする複合型論理回路。 - 【請求項４】特許請求の範囲第１項または第２項におい
て、 上記バイポーラトランジスタはPNPトランジスタであ
り、上記一方導電型単一チャネルMOS電界効果トランジ
スタはＰ型電界効果トランジスタ出あることを特徴とす
る複合型論理回路。 - 【請求項５】特許請求の範囲第１項、第２項、第３項ま
たは第４項において、 上記論理回路部は、上記一方導電型単一チャネルMOS電
界効果トランジスタの直列接続、並列接続、または直列
接続と並列接続の組合せ接続のうち少なくとも１つの接
続を含んでいることを特徴とする複合型論理回路。 - 【請求項６】特許請求の範囲第５項において、 上記論理回路部は、上記組合せ接続により、AND−OR論
理回路、OR−AND論理回路、OR−AND−OR論理回路または
多数決論理回路のうち少なくとも１つの論理回路を形成
することを特徴とする複合型論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169862A JPH0775314B2 (ja) | 1985-08-02 | 1985-08-02 | 複合型論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169862A JPH0775314B2 (ja) | 1985-08-02 | 1985-08-02 | 複合型論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231217A JPS6231217A (ja) | 1987-02-10 |
| JPH0775314B2 true JPH0775314B2 (ja) | 1995-08-09 |
Family
ID=15894320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60169862A Expired - Fee Related JPH0775314B2 (ja) | 1985-08-02 | 1985-08-02 | 複合型論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775314B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59147132A (ja) * | 1983-02-09 | 1984-08-23 | Tsubakimoto Chain Co | 油圧緩衝器 |
| US4746817A (en) * | 1987-03-16 | 1988-05-24 | International Business Machines Corporation | BIFET logic circuit |
| JPH02105622A (ja) * | 1988-10-13 | 1990-04-18 | Nec Corp | 論理ゲート回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4825820U (ja) * | 1971-08-04 | 1973-03-28 | ||
| JPS5141405B2 (ja) * | 1971-08-10 | 1976-11-10 | ||
| JPS6021626A (ja) * | 1983-07-18 | 1985-02-04 | Nec Corp | 出力回路 |
-
1985
- 1985-08-02 JP JP60169862A patent/JPH0775314B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6231217A (ja) | 1987-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |