JPS6021626A - 出力回路 - Google Patents
出力回路Info
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- JPS6021626A JPS6021626A JP58130652A JP13065283A JPS6021626A JP S6021626 A JPS6021626 A JP S6021626A JP 58130652 A JP58130652 A JP 58130652A JP 13065283 A JP13065283 A JP 13065283A JP S6021626 A JPS6021626 A JP S6021626A
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- bipolar transistor
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- 239000004020 conductor Substances 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 235000006732 Torreya nucifera Nutrition 0.000 description 2
- 244000111306 Torreya nucifera Species 0.000 description 2
- 244000056139 Brassica cretica Species 0.000 description 1
- 235000003351 Brassica cretica Nutrition 0.000 description 1
- 235000003343 Brassica rupestris Nutrition 0.000 description 1
- 241000282326 Felis catus Species 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 235000010460 mustard Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は５１ｎ柚Ｍ ＯＳ Ｃ以下ＣＭＯ８と略記する
）と、バイポーラトランジスタとを組み合わせた出力回
路に関する。
）と、バイポーラトランジスタとを組み合わせた出力回
路に関する。
ＣＭＯ８論理回路における出力回路では、通常ＣＭＯ８
の電流駆動能力が同等の大きさのバイポーラトランジス
タに比べて小さいので、容量性負荷による速度の低下を
招いていた。これを補の為には、出力トランジスタを太
きく（Ｗ／Ｌ比を大きく）する必要があるが、回路全体
に対する出力回路の占める割合を大きくし、集積度を低
下させてしまうという欠点があった。
の電流駆動能力が同等の大きさのバイポーラトランジス
タに比べて小さいので、容量性負荷による速度の低下を
招いていた。これを補の為には、出力トランジスタを太
きく（Ｗ／Ｌ比を大きく）する必要があるが、回路全体
に対する出力回路の占める割合を大きくし、集積度を低
下させてしまうという欠点があった。
一方、ＣＭＯ８出力回路に電流駆動能力の大きなバイポ
ーラトランジスタを付加することにより、出力回路の占
有面積が小さくても負荷容量による動作速度の低下を少
なく１−だ出力回路が２．３知られている。
ーラトランジスタを付加することにより、出力回路の占
有面積が小さくても負荷容量による動作速度の低下を少
なく１−だ出力回路が２．３知られている。
第１図及び第２図は、バイポーラトランジスタ付加によ
る高電流駆動能力を有するＣＭＯ８／バイポーラトラン
ジスタ混成出力回路の実施例である。
る高電流駆動能力を有するＣＭＯ８／バイポーラトラン
ジスタ混成出力回路の実施例である。
第１図において、バイポーラトランジスタＱｌｓ及びＱ
１０で構成されたいわゆるプッシュプル回路によシ、出
力端子１２に容量性負荷ＣＬが大量に付加されていても
、バイポーラトランジスタＱ１ｓＫよる電流排出、バイ
ポーラトランジスタＱ＋４による電流吸入によシ、信号
伝播速度の低下を小さズ抑えることができる。
１０で構成されたいわゆるプッシュプル回路によシ、出
力端子１２に容量性負荷ＣＬが大量に付加されていても
、バイポーラトランジスタＱ１ｓＫよる電流排出、バイ
ポーラトランジスタＱ＋４による電流吸入によシ、信号
伝播速度の低下を小さズ抑えることができる。
第２図は電流吸入側のトランジスタをＰＮＰトランジス
タＱ２４にすることにより、いわゆるコンプリメンタリ
−・プッシュプル回路を構成し、上記第１図回路よシ、
電流吸入の速度向上がはかれた例である。
タＱ２４にすることにより、いわゆるコンプリメンタリ
−・プッシュプル回路を構成し、上記第１図回路よシ、
電流吸入の速度向上がはかれた例である。
以上の回路例は電流駆動能力、容量性負荷駆動能力にお
いて、ＣＭＯＳのみによる出力回路に対し著しい改善効
果を示し、極めて有用である。゛しかしながら付加され
たバイポーラトランジスタのために、その出力がＣＭＯ
８出力回路と異なる。通常ＣＭＯ８のみの出力回路では
、高１７ベル出力電圧ＶＯＩ（は高位側電源３と、低レ
ベル出力電圧■ｏＬは低位側電源４とそれぞれほぼ等し
くなるのに対し、？Ａ１図及び第２図の実施例において
は、高１７ベル出力電圧ＶＯＨはバイポーラトランジス
タＱＨ＋ Ｑｔｓのベース−エミッタ間順方向電圧ＶＢ
Ｅだけ高位側電源３より低くなシ、また低レベル出力電
圧ＶＯｆ、はバイポーラトランジスタＱＩ４１ Ｑ２４
のベース−エミッタ間方向電圧ＶＢＥだけ低位側電源４
よシ高くなる。
いて、ＣＭＯＳのみによる出力回路に対し著しい改善効
果を示し、極めて有用である。゛しかしながら付加され
たバイポーラトランジスタのために、その出力がＣＭＯ
８出力回路と異なる。通常ＣＭＯ８のみの出力回路では
、高１７ベル出力電圧ＶＯＩ（は高位側電源３と、低レ
ベル出力電圧■ｏＬは低位側電源４とそれぞれほぼ等し
くなるのに対し、？Ａ１図及び第２図の実施例において
は、高１７ベル出力電圧ＶＯＨはバイポーラトランジス
タＱＨ＋ Ｑｔｓのベース−エミッタ間順方向電圧ＶＢ
Ｅだけ高位側電源３より低くなシ、また低レベル出力電
圧ＶＯｆ、はバイポーラトランジスタＱＩ４１ Ｑ２４
のベース−エミッタ間方向電圧ＶＢＥだけ低位側電源４
よシ高くなる。
このように第１図及び第２図に示すような従来のＣＭＯ
８／パイボーラトシンジスタ混成出力回路においては、
電流駆動能力は向上するものの、出力電圧が０ＭＯ８の
定格を満足しないので、いわゆる外部出力回路としては
使用が困難であった。
８／パイボーラトシンジスタ混成出力回路においては、
電流駆動能力は向上するものの、出力電圧が０ＭＯ８の
定格を満足しないので、いわゆる外部出力回路としては
使用が困難であった。
ここで一般に０ＭＯ８は、他の論理回路、たとえばトラ
ンジスタ・トランジスタ・ロジック（以下ＴＴＬと略記
する）などと比べると、低消費電力、雑音余裕度が大き
い等の利点の他に、動作速度が遅い、電流駆動能力が小
さいという欠点も有しているので、ディジタル機器を０
ＭＯ８のみで構成せず、ＴＴＬや、他の論理回路と混用
する場合が多い。そこで最近では、０ＭＯ８と混用する
ことの多いＴＴＬに対して、ＴＴＬ−０ＭＯ８のインタ
ーフェースを容易にすべく、０ＭＯ８の入力電圧規格を
ＴＴＬ出力に合致するように設定できる製品が多く見ら
れるようになった。このことは逆に、０ＭＯ８の出力は
ＴＴＬ出力でもよいことを意味しており、電流駆動能力
、容量性負荷駆動能力が優れている分だけ０ＭＯ８−Ｔ
Ｔ Ｌ 、 ０ＭＯ８−０ＭＯ８のインターフェース
を容易にする。
ンジスタ・トランジスタ・ロジック（以下ＴＴＬと略記
する）などと比べると、低消費電力、雑音余裕度が大き
い等の利点の他に、動作速度が遅い、電流駆動能力が小
さいという欠点も有しているので、ディジタル機器を０
ＭＯ８のみで構成せず、ＴＴＬや、他の論理回路と混用
する場合が多い。そこで最近では、０ＭＯ８と混用する
ことの多いＴＴＬに対して、ＴＴＬ−０ＭＯ８のインタ
ーフェースを容易にすべく、０ＭＯ８の入力電圧規格を
ＴＴＬ出力に合致するように設定できる製品が多く見ら
れるようになった。このことは逆に、０ＭＯ８の出力は
ＴＴＬ出力でもよいことを意味しており、電流駆動能力
、容量性負荷駆動能力が優れている分だけ０ＭＯ８−Ｔ
Ｔ Ｌ 、 ０ＭＯ８−０ＭＯ８のインターフェース
を容易にする。
本発明の目的は、０Ｍ０８回路にノ（イポーラトランジ
スタを付加することによる電流駆動能力、容量性負荷駆
動能力を損なうことなく、ＴＴＬ出力規格を満足する出
力回路を提供することにある。
スタを付加することによる電流駆動能力、容量性負荷駆
動能力を損なうことなく、ＴＴＬ出力規格を満足する出
力回路を提供することにある。
本発明によれば、ソースが高位側電源に接続され、ゲー
トが入力端子に接続されたＰチャネルＭＯ８）ランジス
タと、ソースが低位側電源に接続され、ゲートが前記入
力端子に接続されたＮチャネルＭＯ８）ランジスタにお
いて、前記ＰチャネルＭＯ８）ランジスタの導通時に遮
断され、遮断時に導通されるような該Ｐチャネルトラン
ジスタのド１／インをベース入力とする第１のノくイポ
ーラトランジスタと、前記ＮチャネルＭＯ８）ランジス
タの導通時に遮断され、遮断時に導通されるような該Ｎ
チャネルＭＯ８）ランジスタのドレインをベース入力と
する第２のバイポーラトランジスタを有し、該第２のバ
イポーラトランジスタの出力と、４１１記第１のバイポ
ーラトランジスタの出力を直接接続し、またはおのおの
第３および第４のバイポーラトランジスタを用いたダー
リントン出力として接続し、接続された端子を出力とす
ることを特徴とする出力回路が得られる。
トが入力端子に接続されたＰチャネルＭＯ８）ランジス
タと、ソースが低位側電源に接続され、ゲートが前記入
力端子に接続されたＮチャネルＭＯ８）ランジスタにお
いて、前記ＰチャネルＭＯ８）ランジスタの導通時に遮
断され、遮断時に導通されるような該Ｐチャネルトラン
ジスタのド１／インをベース入力とする第１のノくイポ
ーラトランジスタと、前記ＮチャネルＭＯ８）ランジス
タの導通時に遮断され、遮断時に導通されるような該Ｎ
チャネルＭＯ８）ランジスタのドレインをベース入力と
する第２のバイポーラトランジスタを有し、該第２のバ
イポーラトランジスタの出力と、４１１記第１のバイポ
ーラトランジスタの出力を直接接続し、またはおのおの
第３および第４のバイポーラトランジスタを用いたダー
リントン出力として接続し、接続された端子を出力とす
ることを特徴とする出力回路が得られる。
以下に本発明を、実施例に従い添付図面を参照して詳細
に説明する。
に説明する。
第３図は本発明の一実施例を示す回路接続図である。
ＰチャネルＭＯ８）ランジスタＱ３１、ＮチャネルＭＯ
８）ランジスタＱｓｔのゲートはともに入力３１に接続
されている。Ｑｓｓのド１／インはＰＮＰ型パイポーラ
トラシジスタＱｓｓのベースに、Ｑｓｔのド１ツインは
ＮＰＮ型ノ（イボーラトランジスタＱ ３４のベースに
それぞれ接続され、Ｑｓ ｓ のコｌ／クタ及びＱＢ４
のコ１／ククはともに出力端子３４に接続される。また
Ｒ、、Ｒ，は抵抗であシ、Ｒ，＆ま端子３５と電源４の
間に、ＲＲは端子３６と電＃、３の間にそれぞれ挿入さ
れる。
８）ランジスタＱｓｔのゲートはともに入力３１に接続
されている。Ｑｓｓのド１／インはＰＮＰ型パイポーラ
トラシジスタＱｓｓのベースに、Ｑｓｔのド１ツインは
ＮＰＮ型ノ（イボーラトランジスタＱ ３４のベースに
それぞれ接続され、Ｑｓ ｓ のコｌ／クタ及びＱＢ４
のコ１／ククはともに出力端子３４に接続される。また
Ｒ、、Ｒ，は抵抗であシ、Ｒ，＆ま端子３５と電源４の
間に、ＲＲは端子３６と電＃、３の間にそれぞれ挿入さ
れる。
ここで、入力端子３１に低レベル入力電圧が印加されて
いるとすると、トランジスタＱｓ＋は導通するので端子
３５の電位はほぼ′ＦｆＬ源３と等しくなシ、トランジ
スタＱｓｓは遮断される。またトランジスタＱ３！は遮
断されるので、トランジスタＱＡ４は抵抗Ｒ２により導
通し、出力１２には低１ノベル出力電圧ＶｏＬ＝ Ｖｃ
＝Ｑ３． （ただし、ＶＣＥＱ、、はトランジスタＱ３
４のコ１ツクターエミッタ間電圧）があられれる。
いるとすると、トランジスタＱｓ＋は導通するので端子
３５の電位はほぼ′ＦｆＬ源３と等しくなシ、トランジ
スタＱｓｓは遮断される。またトランジスタＱ３！は遮
断されるので、トランジスタＱＡ４は抵抗Ｒ２により導
通し、出力１２には低１ノベル出力電圧ＶｏＬ＝ Ｖｃ
＝Ｑ３． （ただし、ＶＣＥＱ、、はトランジスタＱ３
４のコ１ツクターエミッタ間電圧）があられれる。
次に入力端子３１に高１７ベル入力電圧が印加されると
、トランジスタＱ０は導通するので端子３６の電位はほ
ぼ電源４と等しくなり、トランジスタＱ３４は遮断され
る。またトランジスタＱ３□は遮断されるので、抵抗Ｒ
１によシ端子３５の電位は上降し、トランジスタ（Ｑ’
１３ｇを導通させる。したがって出力３２には高１７ペ
ル出力電位ＶＯＨ−Ｖｌｌ−ＶＣＥＱ３３（ただし、Ｖ
ＣＥＱ３ｓはトランジスタＱｓａのコレクターエミッタ
間電圧）があられれる。
、トランジスタＱ０は導通するので端子３６の電位はほ
ぼ電源４と等しくなり、トランジスタＱ３４は遮断され
る。またトランジスタＱ３□は遮断されるので、抵抗Ｒ
１によシ端子３５の電位は上降し、トランジスタ（Ｑ’
１３ｇを導通させる。したがって出力３２には高１７ペ
ル出力電位ＶＯＨ−Ｖｌｌ−ＶＣＥＱ３３（ただし、Ｖ
ＣＥＱ３ｓはトランジスタＱｓａのコレクターエミッタ
間電圧）があられれる。
上記の説明において、トランジスタＱｓａおよびＱ３４
が導通したときのそれぞれのコレクタ電流、すなわち駆
動電流は、ベースに供給される′電流のｈＦＥ倍の能力
を持つ。このことは、トランジスタＱｓｓ ＋ Ｑ！４
を付加することによシ、トランジスタＱｓｓ ＋ Ｑ
ｓｔ が有する駆！ＩＩｔ流のそれぞれｈ Ｆ Ｅ倍近
くの能力を持って負荷容ＭＣＬを充電または放電するこ
とになり、出力の応答はそれだけ速くｚぶることを意味
する。
が導通したときのそれぞれのコレクタ電流、すなわち駆
動電流は、ベースに供給される′電流のｈＦＥ倍の能力
を持つ。このことは、トランジスタＱｓｓ ＋ Ｑ！４
を付加することによシ、トランジスタＱｓｓ ＋ Ｑ
ｓｔ が有する駆！ＩＩｔ流のそれぞれｈ Ｆ Ｅ倍近
くの能力を持って負荷容ＭＣＬを充電または放電するこ
とになり、出力の応答はそれだけ速くｚぶることを意味
する。
また通常のＴＴＬ出力回路の出力゛電圧は、ｉｊ：’Ｇ
＋、’ベルにおいては電源３よ、９）ランジスタのベ
ース−エミッタ間電圧の２倍低い電圧で、低１／ベルに
おいてはトランジスタのコレクターエミッタ間１尤圧で
それぞれ形成されているので、第３図回路における出力
は、ＴＴＬ出力規格を充分満足することは明らかである
。
＋、’ベルにおいては電源３よ、９）ランジスタのベ
ース−エミッタ間電圧の２倍低い電圧で、低１／ベルに
おいてはトランジスタのコレクターエミッタ間１尤圧で
それぞれ形成されているので、第３図回路における出力
は、ＴＴＬ出力規格を充分満足することは明らかである
。
第４図および第５図は本発明の他の火砲例を示す回路接
続図であシ、第３図に示す出力回路に対して、電流駆動
能力、容量性負荷駆動能力をぢらに改善したものである
。
続図であシ、第３図に示す出力回路に対して、電流駆動
能力、容量性負荷駆動能力をぢらに改善したものである
。
以上の説明の如く、本発明によれば、従来のＣＭＯ８出
力回路にバイポーラトランジスタを付加することによる
％ ６ｆｊ駆動能力、容量性負荷駆動能力な］員なうこ
となく ｆＴＬ出力回路を提供することができ、さらに
回路全体に対する出力回路の占有面積を小きくでひるこ
とによるチップ１Ｉｉｉ槓の縮少がはかられ、その効果
は大きい。
力回路にバイポーラトランジスタを付加することによる
％ ６ｆｊ駆動能力、容量性負荷駆動能力な］員なうこ
となく ｆＴＬ出力回路を提供することができ、さらに
回路全体に対する出力回路の占有面積を小きくでひるこ
とによるチップ１Ｉｉｉ槓の縮少がはかられ、その効果
は大きい。
４、図ｍ ｏ ｆ’ａｉ １１ｉｆｔ 説明第１図は従
来のバイポーラトランジスタ付加によるＣＭＯ８／バイ
ポーラトランジスタ混成出力回路の一実施例を示す回路
接続図。第２図は従来のバイポーラトランジスタ付加に
よるＣＭＯ８／バイポーラトランジスタ混成出力回路の
他の実施例を示す回路接続図。第３図は、本発明出力回
路の一実施例を示す回路接続図。第４図及び弔５図は、
本発明出力回路の他の実施例を示す回路接続図である。
来のバイポーラトランジスタ付加によるＣＭＯ８／バイ
ポーラトランジスタ混成出力回路の一実施例を示す回路
接続図。第２図は従来のバイポーラトランジスタ付加に
よるＣＭＯ８／バイポーラトランジスタ混成出力回路の
他の実施例を示す回路接続図。第３図は、本発明出力回
路の一実施例を示す回路接続図。第４図及び弔５図は、
本発明出力回路の他の実施例を示す回路接続図である。
１１．２１，３１．４１，５１・・・・・・入力ね子、
１２．２２，３２，４２．５２・・・・・・出力端子、
３、・・・・・高位側電源、４・・・・・・低位側′電
源、Ｑｕ ｌ ’Ｑ２１１Ｑｓ＋ ｅＱ４１１ ＱＢ＋
・・・・・・ＰチャネルＭＯＳトランジスタ、Ｑｕ ｔ
ｌ Ｑ２２ ＋ Ｑｓｔ ＋ Ｑ４２ ｒ Ｑａ２・
・団・ＮチャネルＭＯ８）ランジスタ、ＱＩＡ ＋ Ｑ
１４ ｒ Ｑ２３ ＋ Ｑａ４１ Ｑ４４１Ｑ４６ ｐ
Ｑｌ＋４１ Ｑｉｉ ＋ Ｑ、ｓａ ・・・・・・Ｉ
マＰ ｒＪ ）Ｊバイボー ラトランジスタ、Ｑ２４
Ｉ Ｑａ３１ Ｑ４＋ｌ ＋ Ｑ４５Ｉ Ｑｕ３・・・
・・ｌ）ｆ・ＪＩ’型バイポーラトランジスタ、Ｒ１〜
Ｊ（，２・・・・・抵抗、ＣＬ・・・・・・負ＩＪ’
ｈ ｋ、３５・・・・・・Ｑａ １のドレインと（Ｊ３
゜のベースの接続点、３６・・・・・・Ｑ３□のドレイ
ンとＱ３４のベースの接読点。
１２．２２，３２，４２．５２・・・・・・出力端子、
３、・・・・・高位側電源、４・・・・・・低位側′電
源、Ｑｕ ｌ ’Ｑ２１１Ｑｓ＋ ｅＱ４１１ ＱＢ＋
・・・・・・ＰチャネルＭＯＳトランジスタ、Ｑｕ ｔ
ｌ Ｑ２２ ＋ Ｑｓｔ ＋ Ｑ４２ ｒ Ｑａ２・
・団・ＮチャネルＭＯ８）ランジスタ、ＱＩＡ ＋ Ｑ
１４ ｒ Ｑ２３ ＋ Ｑａ４１ Ｑ４４１Ｑ４６ ｐ
Ｑｌ＋４１ Ｑｉｉ ＋ Ｑ、ｓａ ・・・・・・Ｉ
マＰ ｒＪ ）Ｊバイボー ラトランジスタ、Ｑ２４
Ｉ Ｑａ３１ Ｑ４＋ｌ ＋ Ｑ４５Ｉ Ｑｕ３・・・
・・ｌ）ｆ・ＪＩ’型バイポーラトランジスタ、Ｒ１〜
Ｊ（，２・・・・・抵抗、ＣＬ・・・・・・負ＩＪ’
ｈ ｋ、３５・・・・・・Ｑａ １のドレインと（Ｊ３
゜のベースの接続点、３６・・・・・・Ｑ３□のドレイ
ンとＱ３４のベースの接読点。
１−−一□、＋
芽／Ｉ！ｒ 茅２ＴＩ！Ｊ
茶 ３ 図
茅４ 闇 −
芥 ５ 図
Claims (5)
- （１）電源間に直列に接続されたＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯ８）ランジスタと、前記Ｐチ
ャネルＭＯ８）ランジスタの導通時に遮断され、遮断時
に導通されるような該Ｐチャネルトランジスタのド１ツ
インをベース入力とする第１のバイポーラトランジスタ
と、前記ＮチャネルＭＯ８Ｉ−ランジスタの導通時に遮
断され、遮断時に導通されるような該ＮチャネルＭＯ８
）ランジスタのドレインをベース入力とする第２のバイ
ポーラトランジスタを有し、該第２のバイポーラトラン
ジスタの出力と、前記第１のバイポーラトランジスタの
出力から出力借上゛を得るようにしたことを竹Ｇとする
出力回路。 - （２）前記第１のバイポーラトランジスタは、ベースが
前記ＰチャネルＭＯ８）シンジスタのド１メインに接続
をれ、エミッタが直接もしくは抵抗を介して高位側電源
に接続されるＰＮＰ）ランジスタであシ、前記第２のバ
イポーラトランジスタは、ベースが前記ＮチャネルＭ
ＯＳ）ランジスタのド１／インに接続ちれ、エミッタが
直接もしくは抵抗を介して低位側′屯涼に浮１り１−さ
れるＮＰＮ）ランジスタからなることを特徴とする特許
請求の範囲第（１項に記載の出力回路。 - （３）前記第１のバイポーラトランジスタのコ１／クタ
と、前記第２のバイポーラトランジスタのコレクタを接
続して出力とすることを特徴とする特許請求の範囲第（
２）項に記載の出力回路。 - （４）前記第１のバイボー２トランジスタのエミッタを
ベース七し、工ばツタは直接もしくは抵抗を介して高位
側電源に接続される第３のＰＮＰ型バイポーラトランジ
スタと、前記第２のバイボ−２トランジスタのエミッタ
をベースとし、エミッタは低位（ｆｌｕ屯源に接ｋＢＥ
される第４のＮＰＮ型バイポーラトランジスタを有し、
該第４のノ（イポーラトランジスタのコ１／クタと、前
記第３のバイポーラトランジスタのコレクタを接続して
出力とすることを特徴とする特許請求の範囲第（２）坦
に記載の出力回路。 - （５） 前記第１のバイポーラトランジスタのコレクタ
をベースとし、コ１／クタは直接もしく（工拡抗を介し
℃高位狽１ｊ逼諒にｊ７屋窩れる桑３のＮＰＮ型バイポ
ーントランジスタと、１宙記第２項の）（イボーラトラ
ンジスタのエミツクｒベーストシ、エミッタは低位側電
源に接続される第４のＮＰＮ型バイポーントランジスタ
を有し、該第４の）くイポーラ１ランジスタのコ１／ク
タと、前記第３のバイポーラトランジスタのエミッタを
接外元して出力とすることを特徴とする特許請求の範囲
第（２）項に記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130652A JPS6021626A (ja) | 1983-07-18 | 1983-07-18 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130652A JPS6021626A (ja) | 1983-07-18 | 1983-07-18 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6021626A true JPS6021626A (ja) | 1985-02-04 |
Family
ID=15039368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58130652A Pending JPS6021626A (ja) | 1983-07-18 | 1983-07-18 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6021626A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231217A (ja) * | 1985-08-02 | 1987-02-10 | Hitachi Ltd | 複合型論理回路 |
| US4701642A (en) * | 1986-04-28 | 1987-10-20 | International Business Machines Corporation | BICMOS binary logic circuits |
| JPS63146464A (ja) * | 1986-07-10 | 1988-06-18 | Canon Inc | 半導体素子 |
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| US5311078A (en) * | 1991-11-12 | 1994-05-10 | Mitsubishi Denki Kabushiki Kaisha | Logic circuit and semiconductor device |
-
1983
- 1983-07-18 JP JP58130652A patent/JPS6021626A/ja active Pending
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