JPH0775893B2 - プリンタ用の記録制御装置 - Google Patents
プリンタ用の記録制御装置Info
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- JPH0775893B2 JPH0775893B2 JP6507684A JP6507684A JPH0775893B2 JP H0775893 B2 JPH0775893 B2 JP H0775893B2 JP 6507684 A JP6507684 A JP 6507684A JP 6507684 A JP6507684 A JP 6507684A JP H0775893 B2 JPH0775893 B2 JP H0775893B2
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- B41J29/46—Applications of alarms, e.g. responsive to approach of end of line
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
- B41J2/375—Protection arrangements against overheating
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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Description
【発明の詳細な説明】 ［技術分野］ 本発明は、プリンタ用の記録制御装置に関し、特に複数
の記録素子を複数のブロックに分割して駆動するプリン
タ用の記録制御装置に関する。
の記録素子を複数のブロックに分割して駆動するプリン
タ用の記録制御装置に関する。
［従来技術］ この種の記録装置として、多数の発熱体素子をライン状
に配列して構成されたサーマルヘッドを記録ヘッドに用
いる感熱プリンタが知られている。
に配列して構成されたサーマルヘッドを記録ヘッドに用
いる感熱プリンタが知られている。
第１図はドライバを付設された上記のサーマルヘッドの
構成の一例を示すものである。同図において符号R1〜R1
728で示すものは上記の発熱体素子でここでは1728個ラ
イン状に配列され、これによりサーマルヘッドが構成さ
れている。各発熱体素子R1〜R1728の一端はコモン端子
ｃに接続され、他端はアンドゲートA1〜A1728の出力に
接続されている。各アンドゲートA1〜A1728はここでは
配列順に４ブロックに分割され、それぞれの一方の入力
がブロック毎に信号線B1〜B4に並列に接続されており、
それぞれの他方の入力がシフトレジスタ・ラッチ回路10
0に並列に接続されている。
構成の一例を示すものである。同図において符号R1〜R1
728で示すものは上記の発熱体素子でここでは1728個ラ
イン状に配列され、これによりサーマルヘッドが構成さ
れている。各発熱体素子R1〜R1728の一端はコモン端子
ｃに接続され、他端はアンドゲートA1〜A1728の出力に
接続されている。各アンドゲートA1〜A1728はここでは
配列順に４ブロックに分割され、それぞれの一方の入力
がブロック毎に信号線B1〜B4に並列に接続されており、
それぞれの他方の入力がシフトレジスタ・ラッチ回路10
0に並列に接続されている。
シフトレジスタ・ラッチ回路100は信号線S1を介して直
列転送される記録データを順次シフトして格納する1728
ビットのシフトレジスタと、このシフトレジスタの格納
データをラッチするラッチ回路から構成されており、そ
の入力には信号線S1〜S3が接続されている。
列転送される記録データを順次シフトして格納する1728
ビットのシフトレジスタと、このシフトレジスタの格納
データをラッチするラッチ回路から構成されており、そ
の入力には信号線S1〜S3が接続されている。
以上の構成により記録は次のように行なわれる。まず記
録データ信号DINが直列に信号線S1を介してシフトレジ
スタ・ラッチ回路100に入力されるとともに、このデー
タをシフトするためのシフトクロック信号SCLKが信号線
S2を介して入力され、入力データはシフトクロック信号
SCLKによってシフトレジスタ内を左から右へ順次シフト
される。
録データ信号DINが直列に信号線S1を介してシフトレジ
スタ・ラッチ回路100に入力されるとともに、このデー
タをシフトするためのシフトクロック信号SCLKが信号線
S2を介して入力され、入力データはシフトクロック信号
SCLKによってシフトレジスタ内を左から右へ順次シフト
される。
このようにして1728ビットのデータ転送が終了すると、
信号線S3を介して入力されるラッチ信号LAによってシフ
トレジスタ内のデータはラッチ回路にラッチされ、ラッ
チされた1728ビットの各記録データはアンドゲートA1〜
A1728の入力に導かれる。
信号線S3を介して入力されるラッチ信号LAによってシフ
トレジスタ内のデータはラッチ回路にラッチされ、ラッ
チされた1728ビットの各記録データはアンドゲートA1〜
A1728の入力に導かれる。
次に前述のブロック駆動信号であるストローブ信号STB1
〜STB4が信号線B1〜B4を介してブロック毎に順次アンド
ゲートA1〜A1728に導かれ、アンドゲートA1〜A1728がブ
ロック毎に順次開閉される。これにより記録データ信号
がブロック毎に順次発熱体素子R1〜R1728に導かれ、デ
ータ信号に従って各素子が発熱して１ラインの記録が行
なわれる。
〜STB4が信号線B1〜B4を介してブロック毎に順次アンド
ゲートA1〜A1728に導かれ、アンドゲートA1〜A1728がブ
ロック毎に順次開閉される。これにより記録データ信号
がブロック毎に順次発熱体素子R1〜R1728に導かれ、デ
ータ信号に従って各素子が発熱して１ラインの記録が行
なわれる。
以上のサーマルヘッドの駆動を行なう駆動回路は、従来
第２図に示すように構成されている。
第２図に示すように構成されている。
同図において符号200で示すものは出力ICであり、記録
装置全体の制御を行なう不図示の中央処理装置（CPU）
に接続されており、CPUから信号線201を介して入力され
るコントロール信号CONTにより制御され、またデータバ
ス202を介して入力される所定ビット数の並列の記録デ
ータ信号DATAを入力される。
装置全体の制御を行なう不図示の中央処理装置（CPU）
に接続されており、CPUから信号線201を介して入力され
るコントロール信号CONTにより制御され、またデータバ
ス202を介して入力される所定ビット数の並列の記録デ
ータ信号DATAを入力される。
出力ICは第１〜第３の出力ポート203〜205を有してい
る。第１出力ポート203には、上記の並列の記録データ
信号DATAを前述の直列の記録データ信号DINに変換して
サーマルヘッドに出力するP/S変換回路206が接続されて
いる。第２出力ポート204には、前述のシフトクロック
信号SCLKをサーマルヘッドに出力するとともに、上記の
P/S変換回路206に同じクロック信号CLKを出力するシフ
トクロックコントローラ207が接続されている。またこ
の第２出力ポート204から先述のラッチ信号LAがサーマ
ルヘッドに出力される。さらに第３出力ポート205には
このポートから出力される前述のストローブ信号STB1〜
４を増幅してサーマルヘッドに出力するストローブアン
プ208が接続されている。
る。第１出力ポート203には、上記の並列の記録データ
信号DATAを前述の直列の記録データ信号DINに変換して
サーマルヘッドに出力するP/S変換回路206が接続されて
いる。第２出力ポート204には、前述のシフトクロック
信号SCLKをサーマルヘッドに出力するとともに、上記の
P/S変換回路206に同じクロック信号CLKを出力するシフ
トクロックコントローラ207が接続されている。またこ
の第２出力ポート204から先述のラッチ信号LAがサーマ
ルヘッドに出力される。さらに第３出力ポート205には
このポートから出力される前述のストローブ信号STB1〜
４を増幅してサーマルヘッドに出力するストローブアン
プ208が接続されている。
以上の構成の駆動回路の動作は次のように行なわれる。
まず出力IC200はコントロール信号に従って、データバ
ス202から入力される記録データ信号DATAを第１出力ポ
ート203に並列のまま取り込む。
ス202から入力される記録データ信号DATAを第１出力ポ
ート203に並列のまま取り込む。
次にP/S変換を指示する制御信号を第２出力ポート204か
らP/S変換回路206に出力し、これによりP/S変換回路206
に第１ポート203から並列の記録データ信号DATAを取り
込ませる。
らP/S変換回路206に出力し、これによりP/S変換回路206
に第１ポート203から並列の記録データ信号DATAを取り
込ませる。
次に第２出力ポート204からシフトクロックコントロー
ラ207を制御信号を送ってこれを作動させる。これによ
りクロック信号CLKがP/S変換回路206に出力され、この
クロック信号CLKに従ってP/S変換が行なわれ、P/S変換
回路206から前述した直列の記録データ信号DINがサーマ
ルヘッドに出力される。またこれとともにシフトクロッ
ク信号SCLKがサーマルヘッドに出力され、これにより前
述のシフトレジスタにおいて記録データの取り込みおよ
びシフトが行なわれる。
ラ207を制御信号を送ってこれを作動させる。これによ
りクロック信号CLKがP/S変換回路206に出力され、この
クロック信号CLKに従ってP/S変換が行なわれ、P/S変換
回路206から前述した直列の記録データ信号DINがサーマ
ルヘッドに出力される。またこれとともにシフトクロッ
ク信号SCLKがサーマルヘッドに出力され、これにより前
述のシフトレジスタにおいて記録データの取り込みおよ
びシフトが行なわれる。
以上の動作の繰り返しによりシフトレジスタへ1728ビッ
トの記録データの転送が終了すると、出力IC200は第２
出力ポート204からラッチ信号LAをサーマルヘッドに出
力して前述のラッチ回路にラッチを行なわせる。
トの記録データの転送が終了すると、出力IC200は第２
出力ポート204からラッチ信号LAをサーマルヘッドに出
力して前述のラッチ回路にラッチを行なわせる。
次に出力IC200は第３出力ポート205からストローブ信号
STB1〜４をストローブアンプ208に出力し、ストローブ
アンプ208は前記信号を増幅してサーマルヘッドに出力
し、これにより前述のように記録が行なわれる。なおこ
こでストローブ信号STB1〜４はパルス信号として形成さ
れ、そのパルス幅はサーマルヘッドの各発熱体素子R1〜
R1728の通電時間に対応し、適当な記録濃度が得られし
かも各発熱体素子が過熱しない幅に設定されている。
STB1〜４をストローブアンプ208に出力し、ストローブ
アンプ208は前記信号を増幅してサーマルヘッドに出力
し、これにより前述のように記録が行なわれる。なおこ
こでストローブ信号STB1〜４はパルス信号として形成さ
れ、そのパルス幅はサーマルヘッドの各発熱体素子R1〜
R1728の通電時間に対応し、適当な記録濃度が得られし
かも各発熱体素子が過熱しない幅に設定されている。
ところで以上に述べた駆動動作は全て前述のCPUのソフ
トウェアによって制御されるように構成されている。
トウェアによって制御されるように構成されている。
ところがこのような構成によると、例えば入力電圧の瞬
断、入力電圧に重畳してくる外来ノイズ、あるいは雷サ
ージ等の原因によりCPUが暴走し、制御能力がなくな
り、前述のストローブ信号STB1〜４が直流出力状態にな
った場合には、発熱体素子の通電時間が長くなるため、
記録画像品位が劣化するのは勿論、甚だしい場合には発
熱体素子が損傷してしまう場合があった。
断、入力電圧に重畳してくる外来ノイズ、あるいは雷サ
ージ等の原因によりCPUが暴走し、制御能力がなくな
り、前述のストローブ信号STB1〜４が直流出力状態にな
った場合には、発熱体素子の通電時間が長くなるため、
記録画像品位が劣化するのは勿論、甚だしい場合には発
熱体素子が損傷してしまう場合があった。
以上の欠点は上述の感熱プリンタに限らず、複数の記録
素子を記録データ信号と駆動信号の論理積によって駆動
するものならば、例えばインクジェットプリンタ等の他
の記録装置にも共通する。
素子を記録データ信号と駆動信号の論理積によって駆動
するものならば、例えばインクジェットプリンタ等の他
の記録装置にも共通する。
［目的］ 本発明は以上の事情に鑑みてなされたもので、複数の記
録素子を複数のブロックに分割して駆動するプリンタ用
の記録制御装置において、上記欠点を除去し、記録素子
のブロック数あるいは記録素子の駆動期間等のパラメー
タを容易に変更することができるとともに、CPUの異常
による上記記録素子の損傷を防止することができるプリ
ンタ用の記録制御装置を提供することを目的とする。
録素子を複数のブロックに分割して駆動するプリンタ用
の記録制御装置において、上記欠点を除去し、記録素子
のブロック数あるいは記録素子の駆動期間等のパラメー
タを容易に変更することができるとともに、CPUの異常
による上記記録素子の損傷を防止することができるプリ
ンタ用の記録制御装置を提供することを目的とする。
本発明は、この目的を達成するために、 複数の記録素子を複数のブロックに分割して駆動するプ
リンタ用の記録制御装置において、 前記複数の記録素子を前記ブロックごとに時分割に順次
駆動するための所定の時間幅の駆動信号をCPUのソフト
ウェアに基づいて出力する制御手段（実施例では出力IC
200に対応する）と、 前記制御手段からの信号に基づいて計時を開始し、前記
所定の時間幅の駆動信号による前記記録素子の駆動に対
応し、前記所定の時間幅に等しい時間幅の信号を周期的
に出力する計時手段（実施例ではカウンタタイマー210
に対応する）と、 前記計時手段から出力される前記時間幅の信号を、前記
制御手段により前記ブロックごとに出力される駆動信号
に対応して出力する第１の回路（実施例ではデコーダ21
2に対応する）と、 前記制御手段により前記ブロックごとに出力された駆動
信号と、前記第１の回路により出力された前記時間幅の
信号との論理積を取る第２の回路（実施例ではストロー
ブ信号ドライバ213に対応する）とを有し、 前記計時手段および第１と第２の回路は、前記制御手段
の異常により前記ブロックごとに出力される駆動信号が
前記第１の回路から出力される信号の時間幅より長くな
ったとき、各駆動信号を前記時間幅に制限すべく、ハー
ドウェア回路により構成される構成を採用した。
リンタ用の記録制御装置において、 前記複数の記録素子を前記ブロックごとに時分割に順次
駆動するための所定の時間幅の駆動信号をCPUのソフト
ウェアに基づいて出力する制御手段（実施例では出力IC
200に対応する）と、 前記制御手段からの信号に基づいて計時を開始し、前記
所定の時間幅の駆動信号による前記記録素子の駆動に対
応し、前記所定の時間幅に等しい時間幅の信号を周期的
に出力する計時手段（実施例ではカウンタタイマー210
に対応する）と、 前記計時手段から出力される前記時間幅の信号を、前記
制御手段により前記ブロックごとに出力される駆動信号
に対応して出力する第１の回路（実施例ではデコーダ21
2に対応する）と、 前記制御手段により前記ブロックごとに出力された駆動
信号と、前記第１の回路により出力された前記時間幅の
信号との論理積を取る第２の回路（実施例ではストロー
ブ信号ドライバ213に対応する）とを有し、 前記計時手段および第１と第２の回路は、前記制御手段
の異常により前記ブロックごとに出力される駆動信号が
前記第１の回路から出力される信号の時間幅より長くな
ったとき、各駆動信号を前記時間幅に制限すべく、ハー
ドウェア回路により構成される構成を採用した。
［実施例］ 以下本発明の構成を前述の感熱プリンタに適用した実施
例を第３図以下を参照して説明する。
例を第３図以下を参照して説明する。
なお本実施例においてはサーマルヘッドとして、第２図
に示された従来例と同じ構成のドライバを付設されたサ
ーマルヘッドを用いているものとする。
に示された従来例と同じ構成のドライバを付設されたサ
ーマルヘッドを用いているものとする。
第３図は本実施例によるサーマルヘッドの駆動回路の構
成を示すものである。なお同図において第２図と同一部
分には同一符号が付してあり、同一部分の説明は省略す
る。
成を示すものである。なお同図において第２図と同一部
分には同一符号が付してあり、同一部分の説明は省略す
る。
同図に示されるように本実施例の駆動回路においては符
号209で示す保護回路と、従来例のストローブアンプの
かわりにストローブ信号ドライバ213とが設けられてい
る点が従来と異なる。
号209で示す保護回路と、従来例のストローブアンプの
かわりにストローブ信号ドライバ213とが設けられてい
る点が従来と異なる。
保護回路209は、カウンタタイマー210とカウンタ211お
よびデコーダ212から構成されており、このうちカウン
タタイマー（以下タイマーと略称する）210は出力IC200
の第２出力ポート204に接続され、デコーダ212はストロ
ーブ信号ドライバ213に接続されている。
よびデコーダ212から構成されており、このうちカウン
タタイマー（以下タイマーと略称する）210は出力IC200
の第２出力ポート204に接続され、デコーダ212はストロ
ーブ信号ドライバ213に接続されている。
タイマー210は、前述のストローブ信号STB1〜４のパル
ス幅を制限する所定時間を計時するものであり、出力IC
200の第２出力ポート204からタイマー起動信号TKを受け
てこの所定時間の計時を開始する。そして前記の所定時
間が経過するまでハイレベルのタイマ動作中信号TDをデ
コーダ212に出力し、経過すると同時にごく狭い所定幅
のパルス信号であるタイムアップ信号TAをカウンタ211
に出力し、このタイムアップ信号TAの立ち下がり直後に
再び前述の計時を開始し、上記動作を繰り返すように構
成されている。
ス幅を制限する所定時間を計時するものであり、出力IC
200の第２出力ポート204からタイマー起動信号TKを受け
てこの所定時間の計時を開始する。そして前記の所定時
間が経過するまでハイレベルのタイマ動作中信号TDをデ
コーダ212に出力し、経過すると同時にごく狭い所定幅
のパルス信号であるタイムアップ信号TAをカウンタ211
に出力し、このタイムアップ信号TAの立ち下がり直後に
再び前述の計時を開始し、上記動作を繰り返すように構
成されている。
ここで上記の所定時間すなわちタイマ動作中信号TDのパ
ルス幅は、ストローブ信号STB1〜４のパルス幅すなわち
サーマルヘッドの各発熱体素子R1〜R1728の１回の通電
時間に対応し、適当な記録濃度が得られしかも発熱体素
子が過熱することのない所定の時間に設定されている。
またタイマ動作中信号TDのタイミングもストローブ信号
STB1〜４と同じになるように構成されている。
ルス幅は、ストローブ信号STB1〜４のパルス幅すなわち
サーマルヘッドの各発熱体素子R1〜R1728の１回の通電
時間に対応し、適当な記録濃度が得られしかも発熱体素
子が過熱することのない所定の時間に設定されている。
またタイマ動作中信号TDのタイミングもストローブ信号
STB1〜４と同じになるように構成されている。
一方カウンタ211は、入力される上述のタイムアップ信
号TAの個数を計数し、その序数を第１〜第４に循環的に
示す２値レベルの２ビットで並列のカウント信号C1、C2
をデコーダ212に出力するように構成されている。
号TAの個数を計数し、その序数を第１〜第４に循環的に
示す２値レベルの２ビットで並列のカウント信号C1、C2
をデコーダ212に出力するように構成されている。
またデコーダ212は、上記のカウント信号C1、C2に従っ
て、先述のタイマー210から入力されるタイマー動作中
信号TDを順次連続する４ビットの並列なデコーダ出力信
号DC1〜４として振り分けてストローブ信号ドライバ213
に出力するように構成されている。
て、先述のタイマー210から入力されるタイマー動作中
信号TDを順次連続する４ビットの並列なデコーダ出力信
号DC1〜４として振り分けてストローブ信号ドライバ213
に出力するように構成されている。
ここでデコーダ出力信号DC1〜４のそれぞれは、出力IC
の第３出力ポート205からストローブ信号ドライバ213に
出力される正常な場合のストローブ信号STB1〜４にパル
ス幅およびタイミングが反応しており、ストローブ信号
ドライバ213はこのストローブ信号SDB1〜４のそれぞれ
と上記のデコーダ出力信号DC1〜４のそれぞれの論理積
信号をストローブ信号STB1′〜４′としてサーマルヘッ
ドに出力するように構成されている。
の第３出力ポート205からストローブ信号ドライバ213に
出力される正常な場合のストローブ信号STB1〜４にパル
ス幅およびタイミングが反応しており、ストローブ信号
ドライバ213はこのストローブ信号SDB1〜４のそれぞれ
と上記のデコーダ出力信号DC1〜４のそれぞれの論理積
信号をストローブ信号STB1′〜４′としてサーマルヘッ
ドに出力するように構成されている。
次に以上の構成による本実施例の動作を第４図を参照し
て説明する。ここで同図は本実施例の駆動回路中の保護
回路209の動作時における各信号のタイミングチャート
図である。
て説明する。ここで同図は本実施例の駆動回路中の保護
回路209の動作時における各信号のタイミングチャート
図である。
本実施例の駆動回路により1728ビットの記録データを前
述のシフトレジスタ・ラッチ回路100へ転送し、ラッチ
させるまでの動作は先述の従来例と同じである。
述のシフトレジスタ・ラッチ回路100へ転送し、ラッチ
させるまでの動作は先述の従来例と同じである。
上記のラッチが完了すると直ちに、出力ICの第２出力ポ
ート204から第４図最上段に示すようにタイマー起動信
号TKがタイマー210に出力される。
ート204から第４図最上段に示すようにタイマー起動信
号TKがタイマー210に出力される。
これを受けてタイマー210は同図の第３段、第２段に示
すようにタイマー動作中信号TDとタイムアップ信号TAを
交互にデコーダ212とカウンタ211に出力する。
すようにタイマー動作中信号TDとタイムアップ信号TAを
交互にデコーダ212とカウンタ211に出力する。
次に上記のタイムアップ信号TAの入力される個数によ
り、カウンタ211からデコーダ212に出力されるカウント
信号C1、C2は同図の第４段、第５段に示すように変化
し、各タイマー動作中信号TDの第１〜第４の循環的な序
数を２値レベル、２ビットで示す。
り、カウンタ211からデコーダ212に出力されるカウント
信号C1、C2は同図の第４段、第５段に示すように変化
し、各タイマー動作中信号TDの第１〜第４の循環的な序
数を２値レベル、２ビットで示す。
次にデコーダ213は、上記のカウント信号C1,C2により指
示される上記の序数に従って、同図第６〜第９段に示す
ように、タイマー動作中信号TDに対応した４ビットの並
列のデコーダ出力信号DC1〜４を順次ストローブ信号ド
ライバ213に出力する。
示される上記の序数に従って、同図第６〜第９段に示す
ように、タイマー動作中信号TDに対応した４ビットの並
列のデコーダ出力信号DC1〜４を順次ストローブ信号ド
ライバ213に出力する。
ここで先述のCPUに異常のない場合には、ストローブ信
号ドライバ213に対して上記のデコーダ出力信号DC1〜４
のそれぞれと同じタイミング、同じパルス幅のストロー
ブ信号STB1〜４が第３出力ポートから順次入力されてお
り、ストローブ信号ドライバ213はデコーダ出力信号DC1
〜４のそれぞれとストローブ信号STB1〜４のそれぞれの
論理積信号をストローブ信号STB1′〜４′としてサーマ
ルヘッドに出力する。これによりサーマルヘッドにおい
て前述と同様にして記録が行なわれる。ストローブ信号
STB1′〜４′の印加により前述のサーマルヘッド１ライ
ンの各発熱体素子R1〜R1728の４ブロックが順次駆動さ
れて１ラインの記録が行なわれる。
号ドライバ213に対して上記のデコーダ出力信号DC1〜４
のそれぞれと同じタイミング、同じパルス幅のストロー
ブ信号STB1〜４が第３出力ポートから順次入力されてお
り、ストローブ信号ドライバ213はデコーダ出力信号DC1
〜４のそれぞれとストローブ信号STB1〜４のそれぞれの
論理積信号をストローブ信号STB1′〜４′としてサーマ
ルヘッドに出力する。これによりサーマルヘッドにおい
て前述と同様にして記録が行なわれる。ストローブ信号
STB1′〜４′の印加により前述のサーマルヘッド１ライ
ンの各発熱体素子R1〜R1728の４ブロックが順次駆動さ
れて１ラインの記録が行なわれる。
ここで前述のCPUが暴走し、タイマー起動信号TKが第４
図に示すように直流状態になり、また出力ICの第３出力
ポート205からストローブ信号ドライバ213に出力される
各ストローブ信号STB1〜４が直流状態になった場合で
も、タイマ210は１度起動されると前述と同様に作動
し、前述と全く同様にタイマ動作中信号TDとタイムアッ
プ信号TAを交互に出力する。
図に示すように直流状態になり、また出力ICの第３出力
ポート205からストローブ信号ドライバ213に出力される
各ストローブ信号STB1〜４が直流状態になった場合で
も、タイマ210は１度起動されると前述と同様に作動
し、前述と全く同様にタイマ動作中信号TDとタイムアッ
プ信号TAを交互に出力する。
従ってカウンタ211も前述と全く同様にカウント信号C
1、C2を出力し、これによりデコーダ212も前述と全く同
様にデコーダ出力信号DC1〜DC4をストローブ信号ドライ
バ213に出力する。
1、C2を出力し、これによりデコーダ212も前述と全く同
様にデコーダ出力信号DC1〜DC4をストローブ信号ドライ
バ213に出力する。
ストローブ信号ドライバ213はデコーダ出力信号DC1〜DC
4とストローブ信号STB1〜４の論理積信号をストローブ
信号STB1′〜４′としてサーマルヘッドに出力するの
で、入力されるストローブ信号STB1〜４が直流状態であ
っても、出力されるストローブ信号STB1′〜４′はデコ
ーダ出力信号DC1〜DC4と同じ波形、すなわち正常状態で
のストローブ信号STB1〜４と同じになる。
4とストローブ信号STB1〜４の論理積信号をストローブ
信号STB1′〜４′としてサーマルヘッドに出力するの
で、入力されるストローブ信号STB1〜４が直流状態であ
っても、出力されるストローブ信号STB1′〜４′はデコ
ーダ出力信号DC1〜DC4と同じ波形、すなわち正常状態で
のストローブ信号STB1〜４と同じになる。
従ってサーマルヘッドにおいて、各発熱体素子R1〜R172
8の駆動は正常状態と変わらずに行なわれ、発熱体素子R
1〜R1728の損傷や記録画像品位の劣化が生じることな
く、正常に記録が行なわれる。
8の駆動は正常状態と変わらずに行なわれ、発熱体素子R
1〜R1728の損傷や記録画像品位の劣化が生じることな
く、正常に記録が行なわれる。
なお以上の構成において各発熱体素子R1〜R1728の数お
よびブロック数と上記と異なる場合でも本発明が適用で
きるのは勿論であり、その場合ブロック数に合わせてカ
ウンタとデコーダを適当に構成すれば良い。またブロッ
クを構成する発熱体数が単一で各発熱体毎に駆動信号が
導かれる構成にも本発明を適用できる。
よびブロック数と上記と異なる場合でも本発明が適用で
きるのは勿論であり、その場合ブロック数に合わせてカ
ウンタとデコーダを適当に構成すれば良い。またブロッ
クを構成する発熱体数が単一で各発熱体毎に駆動信号が
導かれる構成にも本発明を適用できる。
さらに本発明の構成は実施例の感熱プリンタに限らず、
前述した複数の記録素子を記録データ信号と駆動信号の
論理積によって駆動する記録装置の全てに適用できる。
前述した複数の記録素子を記録データ信号と駆動信号の
論理積によって駆動する記録装置の全てに適用できる。
［効果］ 以上説明したように、本発明によれば、複数の記録素子
をブロックごとに時分割に順次駆動するための駆動信号
をCPUのソフトウェアに基いて発生するようにしている
ので、例えば記録素子のブロック数や駆動期間などの変
更を行なう場合に回路構成を変更する必要がなく、CPU
のソフトウェアを修正することで容易にこれらのパラメ
ータを変更することができ、設計の負担を軽減すること
ができる。
をブロックごとに時分割に順次駆動するための駆動信号
をCPUのソフトウェアに基いて発生するようにしている
ので、例えば記録素子のブロック数や駆動期間などの変
更を行なう場合に回路構成を変更する必要がなく、CPU
のソフトウェアを修正することで容易にこれらのパラメ
ータを変更することができ、設計の負担を軽減すること
ができる。
さらに、本発明によれば、CPUのソフトウェアに基いて
ブロックごとに発生する上記駆動信号が制御手段の異常
により長くなった場合でも、別のハードウェア回路によ
り各駆動信号を正常時の駆動信号の時間幅に等しい時間
幅に制限できるので、制御手段の異常時にも記録素子の
損傷を確実に防止できる優れたプリンタ用の記録制御装
置を提供できる。
ブロックごとに発生する上記駆動信号が制御手段の異常
により長くなった場合でも、別のハードウェア回路によ
り各駆動信号を正常時の駆動信号の時間幅に等しい時間
幅に制限できるので、制御手段の異常時にも記録素子の
損傷を確実に防止できる優れたプリンタ用の記録制御装
置を提供できる。
第１図はドライバを付設したサーマルヘッドの回路構成
を示すブロック図、第２図は第１図のサーマルヘッドを
駆動する従来の駆動回路の構成を示すブロック図、第３
図は本発明の実施例によるサーマルヘッドの駆動回路の
構成を示すブロック図、第４図は第３図の駆動回路中の
保護回路の動作における各部の信号を示すタイミングチ
ャート図である。 100……シフトレジスタ・ラッチ回路 200……出力IC、206……P/S変換回路 207……シフトクロックコントローラ 209……保護回路、210……カウンタタイマー 211……カウンタ、212……デコーダ 213……ストローブ信号ドライバ A1〜A1728……アンドゲート R1〜R1728……発熱体素子
を示すブロック図、第２図は第１図のサーマルヘッドを
駆動する従来の駆動回路の構成を示すブロック図、第３
図は本発明の実施例によるサーマルヘッドの駆動回路の
構成を示すブロック図、第４図は第３図の駆動回路中の
保護回路の動作における各部の信号を示すタイミングチ
ャート図である。 100……シフトレジスタ・ラッチ回路 200……出力IC、206……P/S変換回路 207……シフトクロックコントローラ 209……保護回路、210……カウンタタイマー 211……カウンタ、212……デコーダ 213……ストローブ信号ドライバ A1〜A1728……アンドゲート R1〜R1728……発熱体素子
Claims (1)
- 【請求項１】複数の記録素子を複数のブロックに分割し
て駆動するプリンタ用の記録制御装置において、 前記複数の記録素子を前記ブロックごとに時分割に順次
駆動するための所定の時間幅の駆動信号をCPUのソフト
ウェアに基づいて出力する制御手段と、 前記制御手段からの信号に基づいて計時を開始し、前記
所定の時間幅の駆動信号による前記記録素子の駆動に対
応し、前記所定の時間幅に等しい時間幅の信号を周期的
に出力する計時手段と、 前記計時手段から出力される前記時間幅の信号を、前記
制御手段により前記ブロックごとに出力される駆動信号
に対応して出力する第１の回路と、 前記制御手段により前記ブロックごとに出力された駆動
信号と、前記第１の回路により出力された前記時間幅の
信号との論理積を取る第２の回路とを有し、 前記計時手段および第１と第２の回路は、前記制御手段
の異常により前記ブロックごとに出力される駆動信号が
前記第１の回路から出力される信号の時間幅より長くな
ったとき、各駆動信号を前記時間幅に制限すべく、ハー
ドウェア回路により構成されることを特徴とするプリン
タ用の記録制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6507684A JPH0775893B2 (ja) | 1984-04-03 | 1984-04-03 | プリンタ用の記録制御装置 |
| US06/716,806 US4623899A (en) | 1984-04-03 | 1985-03-27 | Recording apparatus |
| DE3512059A DE3512059C3 (de) | 1984-04-03 | 1985-04-02 | Aufzeichnungsgerät |
| GB08508676A GB2158978B (en) | 1984-04-03 | 1985-04-03 | Recording apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6507684A JPH0775893B2 (ja) | 1984-04-03 | 1984-04-03 | プリンタ用の記録制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60208275A JPS60208275A (ja) | 1985-10-19 |
| JPH0775893B2 true JPH0775893B2 (ja) | 1995-08-16 |
Family
ID=13276496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6507684A Expired - Lifetime JPH0775893B2 (ja) | 1984-04-03 | 1984-04-03 | プリンタ用の記録制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4623899A (ja) |
| JP (1) | JPH0775893B2 (ja) |
| DE (1) | DE3512059C3 (ja) |
| GB (1) | GB2158978B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0764069B2 (ja) * | 1987-03-13 | 1995-07-12 | キヤノン株式会社 | 電子機器 |
| JPH0250345U (ja) * | 1988-10-05 | 1990-04-09 | ||
| JPH0332844A (ja) * | 1989-06-30 | 1991-02-13 | Canon Inc | 液体噴射記録ヘッド |
| DE4000465A1 (de) * | 1990-01-05 | 1991-07-11 | Siemens Ag | Steuereinrichtung fuer einen thermodruckkopf und verfahren zum ansteuern der heizelemente des thermodruckkopfes |
| JP2810755B2 (ja) * | 1990-02-26 | 1998-10-15 | キヤノン株式会社 | インクジェット記録ヘッドの吐出駆動方法およびインクジェット記録装置 |
| JPH04101865A (ja) * | 1990-08-20 | 1992-04-03 | Matsushita Electric Ind Co Ltd | プリンタ駆動装置 |
| DE4214545C2 (de) * | 1992-04-29 | 1996-08-14 | Francotyp Postalia Gmbh | Anordnung für eine ETR-Druckkopfansteuerung |
| EP0568162A1 (de) * | 1992-04-29 | 1993-11-03 | Francotyp-Postalia GmbH | Anordnung für eine ETR-Druckkopfansteuerung |
| JPH0740574A (ja) * | 1993-07-29 | 1995-02-10 | Nec Corp | サーマルプリンター |
| DE19521463A1 (de) * | 1995-06-13 | 1996-12-19 | Esselte Meto Int Gmbh | Schaltung zur Übertragung von Daten auf einen Druckkopf |
| US11962306B2 (en) * | 2021-06-29 | 2024-04-16 | Nvidia Corporation | Clock anomaly detection |
| US12079028B2 (en) | 2022-01-31 | 2024-09-03 | Nvidia Corporation | Fast clock detection |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3946403A (en) * | 1973-06-13 | 1976-03-23 | Tokyo Shibaura Electric Co., Ltd. | Electrostatic recorder with three state switching |
| US4070587A (en) * | 1975-02-14 | 1978-01-24 | Canon Kabushiki Kaisha | Energizing control system for an intermittently energized device |
| US4087825A (en) * | 1976-05-27 | 1978-05-02 | International Business Machines Corporation | Ink jet printing intensity modulation |
| CA1085445A (en) * | 1976-12-30 | 1980-09-09 | Lawrence Kuhn | Time correction system for multi-nozzle ink jet printer |
| GB2057734B (en) * | 1979-09-04 | 1983-05-18 | Gould Inc | Thermal array protection |
| JPS6036397B2 (ja) * | 1980-03-31 | 1985-08-20 | 株式会社東芝 | 熱記録装置 |
| JPS5763280A (en) * | 1980-10-03 | 1982-04-16 | Ricoh Co Ltd | Driving circuit for heat-sensitive recorder |
| JPS5779761A (en) * | 1980-11-05 | 1982-05-19 | Sony Corp | Drive method for thermo-sensing picture display device |
| JPS57159673A (en) * | 1981-03-28 | 1982-10-01 | Ricoh Co Ltd | Heat-sensitive recorder |
| JPS5828391A (ja) * | 1981-08-12 | 1983-02-19 | Ishida Scales Mfg Co Ltd | サ−マルプリンタ−の印字回路のチエツク装置 |
| JPS5863618U (ja) * | 1981-10-21 | 1983-04-28 | 株式会社東芝 | 保護回路 |
| JPS6076356A (ja) * | 1983-10-03 | 1985-04-30 | Fujitsu Ltd | サ−マルヘツド保護回路 |
-
1984
- 1984-04-03 JP JP6507684A patent/JPH0775893B2/ja not_active Expired - Lifetime
-
1985
- 1985-03-27 US US06/716,806 patent/US4623899A/en not_active Expired - Lifetime
- 1985-04-02 DE DE3512059A patent/DE3512059C3/de not_active Expired - Lifetime
- 1985-04-03 GB GB08508676A patent/GB2158978B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| GB2158978B (en) | 1987-08-26 |
| GB2158978A (en) | 1985-11-20 |
| DE3512059A1 (de) | 1985-10-10 |
| DE3512059C3 (de) | 1994-04-28 |
| JPS60208275A (ja) | 1985-10-19 |
| US4623899A (en) | 1986-11-18 |
| GB8508676D0 (en) | 1985-05-09 |
| DE3512059C2 (ja) | 1994-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |