JPH0776922B2 - データ処理システム - Google Patents

Description

【発明の詳細な説明】 （関連出願） 下記の米国特許出願は、本願と同日付で出願され本願と
同じ譲受け人に譲渡された関連出願である。

1.R.P.Kelly、Jian−Kuo Shen、R.V.LedouxおよびD.K.S
taplinの米国特許出願第 号「多重ソースからの制
御ストアのアドレス指定」 2.R.P.Kelly、Jian−Kuo Shen、R.V.LedouxおよびC.M.N
ibbyの米国特許出願第 号「制御ストアの２倍ポン
プ・オペレーション」 3.R.P.KellyおよびR.V.Ledouxの米国特許出願第
号「一義的な命令実行介しアドレスを生成する制御スト
ア・アドレス・ジェネレータ」 4.D.E.Cushing、R.Kharileh、Jian−Kuo ShenおよびMin
g−Tzer Miuの米国特許出願第 号「２重ポート読
出し／書込みレジスタ・ファイル・メモリー」 5.D.E.Cushing、R.P.Kelly、R.V.LedouxおよびJian−Ku
o Shenの米国特許出願第 号「多重ユニットのレジ
スタ・ファイル・メモリーを自動的に更新する機構」 （技術分野） 本発明は、データ処理システムに関し、特にパイプライ
ン方式で命令を実行するシステムに関する。

（従来技術） データ処理システムが、命令およびオペランドを格納す
るためのメモリーおよび命令を実行するための処理装置
を含むことは周知である。この処理装置は、メモリーか
ら命令を取り出し、オペランドアドレスを生成し、オペ
ランド（単数または複数）をメモリーから取り出す。処
理装置は、次に命令を実行し、その結果得るオペランド
（単数または複数）を再びメモリーの指定された場所へ
格納する。次いで処理装置は、次の命令を取り出す。

逐次操作、特にメモリーをアクセスする必要は、しばし
ばシステムの処理能力における制約となっていた。従っ
て、キャッシュが性能向上のためシステムに付設され
た。最初に、キャッシュは命令とオペランドの両方を格
納したが、最近の設計では命令キャッシュとデータ・キ
ャッシュを含むことになった。

略々同じ時期に、このデータ処理システムの設計は、パ
イプライン操作において実現された。これまでは、命令
は順次実行され、即ち前の命令の実行が完了した後で始
めて次の命令が取り出されたが、新しい設計では、命令
の実行はパイプライン化された。パイプライン操作にお
いては、システムは、命令が取り出されて分析される命
令段、オペランドのアドレスが生成されるアドレス段、
オペランドが取り出されるメモリーあるいはキャッシュ
段、および命令が完了される実行段の如き多数の段に構
成されている。命令はパイプラインに対して順次入れら
れる。命令の処理が命令段において完了すると直ちに、
命令はアドレス段へ送られて、次の処理されるべき命令
が取り出される。従って、上記の４段のシステムにおい
ては、４つの命令の異なる部分が同時に実行することが
できた。

しかし、上記の種類のパイプライン操作の処理能力は、
各命令の実行がパイプラインの各段を通ることを必要と
するため制限される。性能を改善するために、あるシス
テムは、可能な場合はパイプラインのある段により実行
されつつある操作を重複させる。

このようなパイプライン装置の一例は、米国特許第4,76
0,519号「競合の検出および予測を用いるデータ処理装
置および方法」において記載されている。このシステム
は、２つの独立的なパイプライン、即ち３段の命令パイ
プラインと３段の実行パイプラインとを含む。命令パイ
プラインの最終段は、実行パイプラインの最初の段に重
なるように接続される。この種のシステムにおいては、
命令は依然として完了のため最低５サイクル・タイムを
必要とした。

従って、本発明の主な目的は、高性能のパイプライン・
システムの提供にある。

本発明の別の目的は、命令の実行をできる限り最少数の
パイプライン段を用いて完了するシステムの提供にあ
る。

（発明の要約） 上記および他の目的は、プロダクションライン・システ
ムとして構成されプロダクションパイプラインを通過す
る各命令についてそれぞれ異なる１つの操作を実行する
多数の装置を含む処理装置の望ましい本発明の実施態様
において達成される。ある種の命令は、上段の装置によ
り実行され、 プロダクションラインから落とされる。これは、以降の
命令を実行するように上段の装置を解放する。他の種類
の命令は、プロダクションラインの終りに実行される。
このため、システムの全体的な処理能力が改善される。

更に詳細には、最初のサイクルにおいて、第１の装置で
ある命令ユニットが命令をメモリーから取り出し、第２
のサイクルの間、この命令ユニットが命令を複合してあ
る分岐命令を実行する。アドレス（Ａ）ユニットに対応
する第２ののユニットが、命令ユニットから命令を受け
取り、第３のサイクルの間に、以降のサイクルにおいて
「メモリー」命令の実行の完了に必要なメモリー内のオ
ペランドの場所を指定するアドレスを生成するかまたは
「レジスタ」命令を実行する。このオペランドは、「メ
モリー」命令に対する第４のサイクルの間にメモリーか
ら取り出され、一連のプロダクションラインの装置の更
に別の装置により実行され、第５のサイクルの間にプロ
ダクションから除外される。第２の操作サイクルの間に
実行された分岐命令、および第３の操作サイクルの間に
実行された「レジスタ」命令は、プロダクションライン
から有効に落とされ即ち除外され、従ってプロダクショ
ンラインにおけるそれ以上のサイクルを必要とせず、こ
れによりシステムの処理能力を改善するのである。

（実施例） 第１図は、プロダクション・パイプライン・データ処理
システムのブロック図を示している。

中央処理装置（CPU）２と、仮想メモリー管理装置（VMM
U）４と、キャッシュ装置６と、メモリー・サブシステ
ム８と、入出力周辺装置10とが含まれる。キャッシュ装
置６と、記憶装置８と、入出力周辺装置10とは、全て一
緒に１つのシステム・バスに接続される。メモリー８
は、命令およびオペランドを格納する。即時に実行され
る最も高い可能性を有するこれらのオペランドおよび命
令は、メモリー・サブシステムからキャッシュ格納６へ
転送される。

CPU2は、キャッシュ格納６から命令を受け取り、これら
の命令の実行時に、命令の仮想アドレス部分をVMMU4へ
送出する。VMMU4は、仮想アドレスをCPU2が命令を実行
することを許すのに必要なオペランドを取り出すために
キャッシュ装置６へ与えられる物理的アドレスへ転送す
る。

入出力装置10は、典型的には自らの装置を有するいくつ
かの周辺コントローラ、または周辺コントローラおよび
装置を制御する入出力プロセッサを表し、あるいは本装
置10は通信サブシステムを表す。

第２図は、ブロック図形態において、CPU2およびキャッ
シュ装置６を構成する主要な要素を示している。CPU2
は、命令（Ｉ）ユニット２−２、Ａユニット２−４、お
よび多数の実行（Ｅ）ユニット２−６を含む。実行ユニ
ット２−６は、科学演算命令プロセッサあるいは商用の
命令プロセッサでよい。しかし、記述を簡単にするた
め、この命令ユニット２−６の１つの動作についてのみ
説明すれば、本発明の理解に充分である。

キャッシュ装置６は、Ｉキャッシュ６−２およびＥキャ
ッシュ６−４を含む。Ｉキャッシュ６−２は、実行され
るべき命令を格納し、Ｅキャッシュ６−４は命令がそれ
について実行するオペランドを格納する。Ｉユニット２
−２は、実質的に２つの機能を行う。この装置は、Ｉキ
ャッシュ６−２から命令を予め取り出し、次いでこれら
の命令を分解して他の装置、即ちＡユニット２−４およ
びＥユニット２−６が如何にして命令を更に処理するか
を決定する。更に、Ｉユニット２−２はある分岐命令を
実行し、この命令は次にプロダクション・ラインから除
外される。

Ａユニット２−４は、Ｉユニット２−２から命令を受け
取り、もしこの命令がレジスタ間命令ならばこれを実行
する。この命令がＥユニット２−６により実行されるべ
きならば、Ａユニット２−４は仮想アドレスをVMMU4へ
送出し、これがこのアドレスをＥキャッシュ装置６−４
に対する物理的アドレスへ転送する。Ｅキャッシュ６−
４は、Ｉキャッシュ装置６−２から命令ユニット２−２
によって最初に受け取った命令実行を完了するため、オ
ペランドをＥユニット２−６へ送出する。

Ａ装置２−４はまた、分岐命令の実行を確認して、この
分岐アドレスを再び命令ユニット２−２へ戻し、この命
令ユニットは既にＩユニット２−２の事前取り出し分岐
アドレスにより指定されたＩキャッシュ６−２における
場所の次の命令を要求している。Ａユニット２−４およ
びＥユニット２−６は、プログラマがアクセスできるレ
ジスタ、即ちいわゆるソフトウエア・ビジブル・レジス
タの内容を格納するレジスタ・ファイルを含む。Ｉキャ
ッシュ６−２とＥキャッシュ６−４の双方は、システム
・バス12と接続され、その内容はメモリー８から受け取
られる命令およびオペランドで更新される。

命令は、CPU2の各要素によってプロダクション・パイプ
ライン方式で実行される。即ち、Ｉユニット２−２はＩ
キャッシュ６−２から命令を受け取り、これを分解した
後、この命令をＡユニット２−４へ送出する。このＡユ
ニット２−４は、命令を実行するか、あるいはＥキャッ
シュ６−４をアドレス指定するため翻訳するために仮想
アドレスをVMMU4へ送出する。Ｅキャッシュ６−４は、
指定されたオペランドをＥユニット２−６へ送出する。

Ａユニット２−４はＩユニット２−２からの最初の命令
のその部分を実行中、Ｉユニット２−２は２番目の命令
および以降の命令をＩキャッシュ６−２から取り出しつ
つある。Ａユニット２−４が最初の命令により指定され
る仮想アドレスをVMMU4へ送出してこの事象についてＩ
ユニット２−２へ通知する時、Ｉユニット２−２は２番
目の命令をＡユニット２−４へ送出する。VMMU4は、Ａ
ユニット２−４が２番目の命令をパイプラインで処理
中、Ｅキャッシュ６−４をアドレス指定する。Ｅユニッ
ト２−６が最初の命令を実行中、Ａユニット２−４が第
３の命令の仮想アドレスを生成しつつある間、VMMU4は
２番目の命令のオペランドを取り出すＥキャッシュでよ
い。その間、Ｉユニット２−２は第４の命令を分解して
以降の命令の１つを取り出しつつある。従って、このよ
うな典型事例においては、プロダクション・ラインを流
れる５つの命令があり得る。

しかし、Ｉユニット２−２はある分岐命令を実行するこ
とができ、またＡユニット２−４はあるソフトウエア・
ビジブルなレジスタ命令を実行することができるため、
これはこの命令の実行が完了すると直ちに、プロダクシ
ョン・ラインから除外される。同様に、Ａユニット２−
４が分岐命令を処理しつつあり分岐の条件が満たされる
時、Ａユニット２−４は直ちにＩユニット２−２の分岐
アドレスを確認し、この分岐命令はプロダクション・ラ
インから取除かれる。この作動モードおよび方法は、結
果として従来技術と比較して処理能力が増大することに
なる。

第３図は、命令ユニット２−２、Ａユニット２−４、実
行ユニット２−６の諸要素およびその各々の相互接続を
更に詳細に示している。命令ユニット２−２のＰカウン
タ２−200は、Ａユニット２−４によって仮想アドレス
をロードされる。この仮想アドレスは、パイプラインに
入れられるべき次の命令の場所のＩキャッシュ６−２に
おけるアドレスである。Ｉ−FETCHサイクルの間、仮想
アドレスは加算器２−202およびレジスタVA0 ２−204
あるいはレジスタVA12−206のいずれか一方を介して、
Ｉキャッシュ６−２へ転送される。レジスタVA0 ２−2
04あるいはレジスタVA1 ２−206の一方が、分岐命令が
取り出されるまで使用される。次いで、もしレジスタVA
0 ２−204が付勢されるならば、分岐命令により求めら
れるアドレスがレジスタVA1 ２−206に格納されること
になる。

分岐アドレスがＰカウンタ２−200およびプログラム・
カウンタ２−416レジスタに別々に保持される理由は、
もしこれが条件付き分岐であれば、この条件は満たされ
るかあるいは満たされない故である。もしこの条件が満
たされなければ、分岐は結果として生じない。このた
め、システムに分岐により求めれらたアドレスを使用す
るか使用しない選択を与える。ファームウエアの制御下
にあるＰカウンタ２−200は、１ワード命令に対して１
ずつ増分され、１つの２倍ワード命令毎に２つずつ増分
され、あるいはＡユニット２−４からの分岐アドレスに
より置換される。

命令は、Ｉキャッシュ６−２からストリング・バッファ
A 2−220あるいはストリング・バッファB 2−221のいず
れかへ読出される。ここで再び、分岐命令が存在するま
で、１組のストリング・バッファがＩキャッシュ６−２
から連続的な命令を受け取る。次いで、この分岐命令に
続く命令が、他のストリングにおけるバッファに格納さ
れる。例えば、もしこのストリング・バッファA 2−220
が使用されていたならば、分岐命令に続く命令が、スト
リング・バッファB 2−221に格納されることになる。処
理能力は、分岐条件が満たされＩユニット２−４がスト
リング・バッファB 2−221から分岐ストリングを取り出
す場合に、両方の命令セットを格納することによって改
善される。

この命令は、次に、これがどんな種類の命令であるかを
判定する命令分解ロジック２−210へ送られる。即ち、
もしこれがソフトウエア・ビジブルなレジスタ間命令で
あれば、この命令は、Ｅユニット２−６により実行され
ることになり、メモリー命令であるならば、Ａユニット
２−４によって実行されることになる。

この命令は、分解ロジック２−210からＡユニット制御
ストア２−430をアドレス指定するＡユニット・ファー
ムウエア・アドレス・ジェネレータ２−208へ送られ
る。このアドレス指定された場所の内容は、Ａユニット
２−４におけるRDR（Ａ）レジスタ２−406に格納され
る。ストリング・バッファ２−220または２−221からの
命令信号Ｉ INSTR ０−31は、Ａユニット２−４にお
ける命令（RINSTR）レジスタ２−400へ転送される。も
しこの命令がＥユニット２−６により実行されるなら
ば、これはまたＥユニット２−６における命令先入れ先
出しレジスタ（FIFO）２−600に格納される。この命令
はまた、Ｉユニット２−４からの信号Ｉ−BEGINの制御
下でＡユニット２−４のOP−CODEレジスタ２−402に格
納される。RINSTRレジスタ２−400およびOP−CODEレジ
スタ２−402の双方は、それぞれ32ビットの２倍ワード
を格納する。もし命令が２つまたは３つの２倍ワードを
要求するならば、この命令に対するOP−CODEレジスタ２
−402に止まるが、この命令の各２倍ワードは更に命令
レジスタ２−400に格納される。

OP−CODEレジスタ２−402の出力は、主としてOP−CODE
レジスタ２−402およびレジスタRDR（Ａ）２−406にそ
れぞれ格納されたOP−CODEおよびファームウエア・ビッ
トの制御下でレジスタ・ファイル２−404をアドレス指
定するために使用される。レジスタ・ファイル２−404
は、ソフトウエア・ビジブル・レジスタを含む。もし実
行中の命令がメモリー命令であれば、仮想アドレスが生
成され、演算論理ユニット（ALU）２−412を介してVMMU
4へ送出される。Ａユニット２−６により実行される命
令に応じて、ALU2−412に対する入力はRINSTRレジスタ
２−400、OP−CODEレジスタ２−402、レジスタ・ファイ
ル２−404、あるいはプログラム・カウンタ２−416によ
り、Ａ側へ与えることができる。ALU2−412のＢ側入力
は、加算器２−408を介して、あるいはレジスタ・ファ
イル２−404から指標あるいはオフセット操作のため指
標シフタ２−410により与えられる。もしこれがレジス
タ命令、例えばレジスタ・ファイル２−404におけるソ
フトウエア・ビジブル・レジスタの内容のシフト操作で
あれば、レジスタ・ファイル２−404の出力はシフタ２
−414へ与えられ、命令により指定されるビット数にシ
フトされ、これが読出された同じレジスタのレジスタ・
ファイル２−404に再び格納され得る。

標識レジスタ２−417は、分岐命令を含むある命令に対
するプログラム状態標識を含む。このレジスタのビット
は、このビットをオフセットするための最後の操作の桁
溢れ標識（または）、桁上げ標識（Ｃ）、テストされた
最後のビットの状態を表すビット・テスト操作、および
最後の周辺照会の状態を表す入出力標識（Ｉ）を含む。
また、最後の比較の結果を表す、より大きい（Ｇ）、よ
り小さい（Ｌ）および似ていない（Ｕ）の記号も含まれ
る。

類似の標識ビットは、科学計算および商業的演算命令の
ため使用される。

従って、他の条件付き分岐命令は標識ビットをテストし
て、もし条件が真であれば分岐する。他の県付き分岐命
令は、レジスタ・ファイル２−404および２−610におけ
る選択されたソフトウエア・ビジブルなレジスタの条件
をテストすることになる。分岐命令のOP−CODEは、選択
されたソフトウエア・ビジブル・レジスタの真の状態、
即ち、これがゼロより小さいか、ゼロより大きいか、ゼ
ロに等しいか、ゼロに等しくないか、ゼロより小さくも
等しくもないか、あるいは奇数か偶数かを指定すること
になる。

分岐命令のタイプは、16ビットまでの短い変位、30ビッ
トの大きい変位を含む。分岐命令は、無条件分岐タイプ
あるいは条件付き分岐タイプがあり得る。Ｉユニット２
−２は、全ての短い変位分岐命令に対する分岐アドレス
を生成することになる。このユニットは、ストリング・
バッファ２−220あるいは２−221にある変位フィールド
の内容を加算器２−202によりＰカウンタ２−200の内容
へ加算することによりこれを行う。

分岐ストリームは、Ｉキャッシュ６−２からストリング
・バッファ２−220または２−221へ読出される。

もし分岐命令が無条件分岐を指定するならば、Ｉユニッ
ト２−２は分岐命令を実行し、分岐命令ストリームにお
ける次の命令の分解を開始する。

もしこの分岐命令が条件付き分岐命令であれば、Ｉユニ
ット２−２はＡユニット２−４を待機して、どの命令ス
トリームをＩユニット２−２が分解するかの判定を行
う。OP−CODE2−402、レジスタ・ファイル２−404およ
び標識レジスタ２−417からの信号が分岐ロジック２−4
01へ与えられる。RDR（Ａ）２−406は信号Ａ−Ｐ−LDを
生じ、次いでALU2−412からの分岐アドレス信号がＰカ
ウンタ２−200へロードされ、分岐ロジック２−401がビ
ット位置46〜50あるいは16進数07を生成する。信号Ａ−
BRANCHおよびＡ−Ｐ−LDがＰカウンタ２−200へ与えら
れ、信号Ａ−BRANCHがOP−CODEリジスタ２−402からの
分岐の種類、指定された標識レジスタ２−417の状態、
およびレジスタ・ファイル２−404からのソフトウエア
・ビジブル・レジスタの状態を指示する信号から生成さ
れる。

もし両方の信号が真ならば、Ｉユニット２−２が分岐命
令ストリームにおける命令の分解を開始する。もし信号
Ａ−Ｐ−LDが真でありかつＡ−BRANCHが偽ならば、Ｉユ
ニット２−２は元の命令ストリームの分解を開始する。

元のＩユニット２−２において命令が分岐を求めかつ変
位を有するならば、分解ユニット２−210からの変位が
Ｐカウンタ２−200の内容に加算されるべく加算器２−2
02へ与えられ、レジスタVA0 ２−204またはレジスタVA
1 ２−206のいずれか一方に格納されてＩキャッシュ６
−２へ与えられる。

Ａユニット２−４が命令の実行を完了した時、Ａ−DONE
信号がＩユニット２−２の分解ロジック２−210へ送出
される。これは、Ｉユニット２−２に対しストリング・
バッファ２−220または２−221に格納され次の命令をＡ
ユニット２−４へ、また必要ならばＥユニット２−６へ
送ることを通知する。もしある命令がＥユニット２−６
による実行を求めるならば、Ｉユニット２−２はこの命
令を信号Ｉ−Ｅ−LASTおよび信号Ｉ−Ｅ−FIRSTの制御
下で命令FIFO2−600へ送出する。これらの信号は命令FI
FO2−600のロードを制御する。

信号について説明するブール式が付属書（APPENDIX）に
示されており、適当な時に参照すべきである。Ｉ−BEGI
N信号は、CRACK信号が生成され、システムが保持モード
になく、クロック・ロジックを含む論理ブロックがスト
ール・モードにない時、Ａユニット２−４により受け取
られる。

作動可能ロジックおよびフリップフロップ２−222が命
令の分解の用意があり、ストリング・バッファＡ ２−
220あるいはストリング・バッファＢ ２−221が少なく
とも１つの命令を格納し、またＡユニット２−４がADON
E信号を生成してこのＡユニットが次の命令の処理のた
め使用可能である時、CRACK信号が生成される。

Ｉユニット２−２は、分解されつつある命令がＥユニッ
ト２−６により実行されるならば、作動可能ロジックお
よびフリップフロップ２−222によりＩ−Ｅ−FIRSTおよ
びＩ−Ｅ−LAST信号を生成する。両方の信号は、Ｉ−FI
FO2−600へ与えられる。信号Ｉ−Ｅ−FIRSTは、このＩ
−Ｅ−FIRST信号はＩ−FIFO2−600が２倍ワード命令を
格納することを可能にする。Ｉ−Ｅ−LAST信号は、Ｉ−
FIFO2−600が単一ワード命令を格納することを可能にす
る。

Ｉユニット２−２はＡユニット２−４において実行すべ
き命令を送出し、またもしこの命令がＥユニット２−６
において実行されるべきであるならば、Ｉ−FIFO2−600
のみに対して送出する。Ｅユニット２−６においては、
Ｉ−FIFO2−600が実行する次の命令Ｉは、Ｅユニット制
御ストア２−604のアドレス格納場所を生成する次のア
ドレス・ジェネレータ２−602へ与えられる。ファーム
ウエア・ワードはレジスタRDR（Ｅ）２−606に格納され
る。Ｉ−FIFO2−600は４つまでの命令を格納する。

Ａユニット２−４がその仮想アドレスをVMMU4へ送出す
る時、このVMMU4はＥキャッシュ６−４をアドレス指定
する物理的アドレスを生成する。このアドレス指定され
た場所の内容は、単一ワードの転送のため、あるいは２
倍ワードの転送のため、信号LD−DAT−0015およびLD−D
AT−1631によりＥユニット２−６におけるデータFIFO2
−630に格納される。信号LD−DAT−0015はまた、データ
FIFO2−630の書込みアドレスを１だけ増分して、次の転
送を受け入れる。このデータは、命令がそれについて演
算するオペランドである。Ｅユニット２−６は、そのオ
ペランドがデータFIFO2−630のソフトウエア・ビジブル
なレジスタに格納される命令を実行する。

Ｅユニット２−６による命令の実行中、標識の状態は、
ALU2−608から受け取った信号から信号Ｅ−IDAT0−８を
生成する標識ロジック２−623により変更することがで
きる。信号Ｅ−IDAT0−８はＡユニット２−４における
標識レジスタ２−417を更新する。

Ｅユニット２−６により実行され、オペランドを要求し
ないある命令の場合は、Ａユニット２−４は仮想アドレ
ス、16進数40をVMMU4へ送出することによりダミー・サ
イクルを生成する。この結果Ｅキャッシュ６−４を生じ
て、「ダミー」オペランドにより信号LD−DAT−1631を
データFIFO2−630へ送ることによりダミー・サイクルを
生じる。

乗算器２−616がレジスタ・ファイル２−610のＡおよび
Ｂと接続されて、シフタ２−618およびＱレジスタ２−6
20と関連して部分積を生じてこれを格納する。この部分
積は、結果マルチプレクサ（MUX）２−622に与えられ、
レジスタ・ファイル２−610の蓄積場所に格納される。
乗算が完了すると、最後の結果がレジスタ・ファイル２
−610のソフトウエア・ビジブル・レジスタの１つに格
納される。

スワップ・ロジック２−612は、レジスタ・ファイル２
−610のＢ側から２倍ワード内のワードのスワッピング
および単一ワード内のバイトのスワッピングのためオペ
ランドを受け取る。16ビット・ワードは８ビットのバイ
トからなっている。２倍ワードは、２つの16ビットの単
一ワードあるいは４つの８ビット・バイトからなってい
る。符号エクステンダ２−614は、２倍ワードの最上位
ビットの左側に２倍ワードの全ての上位位置の符号を反
復する。

CT1およびCT2カウンタ２−624は、結果として生じる浮
動小数点の指数の計算に用いられる。浮動小数点オペラ
ンドの仮数は、ALU2−608およびシフタ２−618によって
処理される。これらは周知の方法で行われる。

Ｅユニット２−６におけるＡユニット２−４および２−
610を有する両方のレジスタ・ファイル２−404における
ソフトウエア・ビジブル・レジスタは、これらが共に同
じ情報を含むように連続するサイクルにおいて更新され
る。これは、RDR（Ａ）レジスタ２−406からのファーム
ウエア信号により行われ、これらの信号は、レジスタ・
ファイル２−610を使用可能にする更新信号Ａ−UPDT
と、レジスタ・ファイル２−404のＤターミナルからの
データをレジスタ・ファイル２−610のＤターミナルへ
格納するためレジスタ・ファイル２−610のアドレス・
ターミナルに与えられる６つのＡ−ADR信号とを生成す
るためロジック２−420に与えられる。同様に、RDR
（Ｅ）２−606からのＥ−UPDT信号は、ロジック２−601
からの信号Ｅ−ADRにより指定されるアドレスにレジス
タ・ファイル２−404がデータを格納することを可能に
する。ロジック２−601は、Ｉ−FIFO2−600からの命令
信号およびレジスタRDR（Ｅ）２−606からのファームウ
エア信号から信号Ｅ−ADRを生成する。

Ａユニット２−４のプログラム・カウンタ２−416は、
次の命令のアドレスを格納する。Ｉユニット２−２にお
けるＰカウンタ２−200もまた、次の命令のアドレスを
格納する。このレジスタが２つである理由は、条件付き
分岐の場合に、Ｉユニット２−２のＰカウンタ２−200
が使用される場合に分岐アドレスを格納するが、プログ
ラム・カウンタ２−416はこの分岐アドレスを格納しな
いでその時実行中のシーケンスにおける次のアドレスを
格納する。

下記の事例は、本発明のプロダクション・ラインの運転
の利点を示す。第４図は、Ｉキャッシュ６−２の多数の
格納場所の内容を示している。この格納場所およびデー
タは、16進数の形態で示されている。本例においては、
場所1000および1001は、16進数の4Fのオフセットを持つ
32ビットの２倍ワードのロードB1レジスタの命令を格納
する。このため、VMMU4に与えられる仮想アドレスとし
て1000プラス１プラス4F即ち16進数1050のアドレスを与
える。この仮想アドレスは、Ｅキャッシュ６−４の物理
的アドレスの場所を指示する。この物理的アドレスの場
所の内容はレジスタB1へロードされるが、このレジスタ
はＡユニット２−４におけるレジスタ・ファイル２−40
4およびＥユニット２−６におけるレジスタ・ファイル
２−610の両方におけるソフトウェア・ビジブル・レジ
スタである。同様に、レジスタB2は、場所1002および10
03に格納された32ビットの２倍ワード命令ロード・レジ
スタB2からロードされることになる。場所1004は、レジ
スタ・ファイル２−404および２−610における別のソフ
トウエア・ビジブル・レジスタであるレジスタR1の内容
である単一ワード命令のSHIFT OPEN LEFT ３を格納
する。場所1005は、プログラム・カウンタ２−416の内
容に対してプラス５を加えてＩキャッシュ６−２におけ
る場所100Aおよび100Bにある２倍ワード命令ロード・レ
ジスタR7を指示するため、分岐命令を格納する。

場所1006および1007は、レジスタR3の内容が格納場所00
10（Ｅキャッシュ６−４）の内容に加えられ、その答え
がレジスタR3に格納される加算命令ADD R3 0010を格
納する。場所1008および1009は、レジスタR6の内容がオ
ペランド6731により乗じられてその結果が再びレジスタ
R6に格納される乗算命令MUL R6 6731を格納する。

加算あるいは乗算命令はいずれも実行されないが、その
理由は、如何に両命令がＩキャッシュ６−２から取り出
されても分解されず、場所1005における無条件分岐の故
である。

第５図は、命令がハイプラインの各段を経由する際の命
令の実行状態を示している。第５図に示される各段は、
Ｉキャッシュ６−２から命令を取り出すＩ−CACHE段、
命令を調べてどのユニットがこの命令を実行すべきかを
判定するＩ−CACHE段、仮想アドレスを生成するかある
いはレジスタまたは分岐命令を実行するＡユニット段、
仮想アドレスを物理的アドレスへ変換するVMMU段、Ｅユ
ニット２−６へアドレス指定された場所のオペランドを
送出するＥ−CACHE段、および命令を実行するＥユニッ
ト段である。

第５図に戻り、サイクル１の間、Ｉ−FETCHが命令ロー
ドB1即ち16進数の9CC0 004FをＩキャッシュ６−２のレ
ジスタVA0 ２−204の内容である16進数1000により指定
される場所から取り出し手、これをストリング・バッフ
ァA2−220に格納する。Ｐカウンタ２−200は、Ａユニッ
ト２−４により初期化され、その内容1000が加算器２−
202を介してレジスタVA0 ２−204へ転送される。Ｉキ
ャッシュ６−２は、場所1000および1001における２倍ワ
ードを読出す。

Ｉ CRACKは、サイクル２の間ロードB1命令を「分解」
する。これは記憶命令であるため、Ｉユニット２−２は
信号Ｉ BEGINをＡユニット２−４へ送り、OP−CODEレ
ジスタ２−402を使用可能状態にし、信号Ｉ−EFIRSTお
よびＩ−ELASTをＥユニット２−６へ送ってＩ−FIFO2−
600を使用可能状態にする。また、この命令は、Ａユニ
ット２−４の命令レジスタ２−400およびＥユニット２
−６のＩ−FIFO2−600へ送られる。OP−CODEレジスタ２
−402は、この命令のOP−CODE部分、ビット０−８（２
進数1001 11001）でロードされる。Ａユニット制御ス
トア２−430がアドレス指定され、ファームウエア・ワ
ードがRDR（Ａ）レジスタ２−406に格納される。

サイクル３の間、Ａユニットが仮想アドレスを生成す
る。ALU2−412は、プログラム・カウンタ２−416の内容
即ち16進数1000に命令レジスタ２−400に格納された下
位のワード、16進数004Fを加えて、VMMU4へ送られる仮
想アドレスの16進数1050を生じるため１を加え、これは
VMMU4へ送られる。

VMMUのサイクル４において、VMMU4はＥキャッシュ６−
４をアドレス指定する物理的アドレスである16進数2010
50（任意のアドレス）を生成する。

サイクル５において、16進数12345678であるアドレス指
定されたオペランドのＥ−CACHEがデータFIFO2−630に
格納される。

Ｅユニットのサイクル６においては、このオペランド
は、符号エクステンダ２−614、ALU2−608および結果マ
ルチプレクサ（MUX）２−622を介して、レジスタ・ファ
イル２−610に格納される。

ロードB2命令である16進数ACCO0050が、同様にプロダク
ション・ラインを経て処理される。この場合、Ｉキャッ
シュ６−２のアドレスである16進数1001がVA0 ２−202
に格納される。命令ロードB2は２倍ワードであるため、
Ｐカウンタ２−200の内容が２だけ増分される。

Ｅのサイクル７において、オペランドの16進数24681357
がレジスタ・ファイル２−610のレジスタB2に格納され
る。

Ｉ FETCHのサイクル３においては、場所1004の内容が
Ｉキャッシュ６−２から読出される。アドレス指定され
た奇数の各場所は、それぞれ読出される16ビットの２つ
のワードを結果として生じる。命令ロードＢは２倍ワー
ドの命令であるが、場所1004がアドレス指定された時読
出された２倍ワードは、２つの命令、即ち、16進数OF85
であるSHIFT R1LEFT3と、16進数OF85である分岐命令と
を有する。両命令ともストリング・バッファA2−220に
ロードされる。

Ｉ CRACKのサイクル４において、Ｉユニット２−２は
Ａユニット２−４をアクセスするのみであるが、これは
この命令が専らＡユニット２−４において実行されるた
めである。信号Ｉ−BEGINがOP−CODEをOP−CODEレジス
タ２−402へロードする。この命令Ｉ−BEGINは命令レジ
スタ２−400へロードされ、ファームウエア・ワードがR
DR（Ａ）レジスタ２−406へロードされる。

Ａのサイクル５において、R1の内容である16進数123456
78は、シフタ２−414を通過させられ、16進数91A2B3CO
としてR1へ戻り格納される。

シフト命令は３つのサイクルの後に実行され、次いでパ
イプラインから落とされることに注意されたい。

Ｉ CRACKのサイクル５が、命令レジスタ２−400を分岐
命令の16進数OF85でロードする。この時、レジスタVA1
２−206は16進数100A（1005プラス５）を格納する。
命令分解ロジック２−210からの変位５が に加
算される。

例え場所1005から場所100Aへの無条件分岐があろうと
も、サイクル４のＩ−FETCHの間、加算命令BA00 0010
が取り出されて、ストリング・バッファA2−202に格納
される。これは、サイクル６のＩ CRACKの間は分解さ
れないが、これはストリング・バッファB2−221がこの
時アクティブな状態にないためである。Ｉ CRACKサイ
クル６はダミー・サイクルである。

サイクル６の間、Ａユニットは信号Ａ−Ｐ−LDおよびＡ
−BRANCHを生じてＰカウンタ２−200を分岐アクセスで
ロードする。このＡユニットはまた、プログラム・カウ
ンタ２−416を分岐アドレスでロードする。

乗算命令がストリング・バッファ２−220にロードされ
るサイクル５のＩ−FETCHの間、この命令もまた分解さ
れない。しかし、Ｉ−CRACKのサイクル７の間、命令LDR
7が分解される。

第6A図および第6B図は、ブロック図形態で、それぞれ第
４図の命令ロードB1を実行中のＡユニット２−４および
Ｅユニット２−６により行われるファームウエア・ステ
ップを示している。

各ブロックは、このファームウエア・ビットおよびRDR
（Ａ）レジスタ２−406あるいはレジスタRDR（Ｅ）２−
606におけるその値を示している。ファームウエアによ
り認識された数字は、ブロックにより行われる機能と共
に、このブロック内でアンダーラインを付して示されて
いる。

事例として、第6A図のブロック２−458は、RDR（Ａ）レ
ジスタ２−406のビット34乃至37が16進数１の値（２進
数0001）を有することを示している。行われる機能は、
ALU2−412のＡ入力の値をALU2−412のＢ入力の値に加え
て、１を足して仮想アドレスを生じることである。

第6A図においては、Ａユニット２−４がオペランドの仮
想アドレスを起生して、これをVMMU4に送り、Ｉユニッ
ト２−２に対してＡユニット２−４が命令ロードBIのそ
の部分を完了したことを通知する。全てのファームウエ
ア・ステップが１サイクル、即ち第５図のＡのサイクル
３内に完了される。このファームウエア・ブロックは、
略々これらが実行される順序で示されている。

ブロック２−450から判るように、RDR（Ａ）レジスタ２
−406のビット16が２進数０にある。マイクロ動作RB−O
PWが、RINSTRレジスタ２−406の内容である16進数9CC00
04Fをブロック２−452に転送する。

ブロック２−452のMICRO INDX0（RDR（Ａ）レジスタ２
−406のビット19および20が２進数00にある）が、この
命令の右側のワード、16進数0050を選択し、ブロック２
−454のMICRO AUB−RB16:31（ビット29−31が２進数
０）が右側のワードをALU2−412のＢ側入力へ与える。

ブロック２−456のMICRO AUA−Ｐ（ビット26−28が２
進数０）が、ブログラム・カウンタ２−416の内容であ
る16進数1000をALU2−412のＡ入力側へ与える。

ブロック２の458のMICRO AU−Ａ＋Ｂ＋Ｉ（ビット34−
37が16進数１）がALU2−412において仮想アドレスの16
進数1050（1000＋4F＋１）を生成する。

ブロック２−460のMICRO VALU−Ｐ（ビット41−42が16
進数３）が、MUX（図示せず）によりALU2−412から仮想
アドレスを選択する。

ブロック２−462のMICRO OFFSET（ビット32−33が２進
数０）が、Ｅキャッシュ６−４におけるオペランドがワ
ードの境界に現れることをテストする。さもなければ、
ファームウエアは２つのＥ−CACHEサイクルを呼び出
し、このオペランドを格納する２つの２倍ワードの内容
を読出す。従って、Ｅ−OFFSETは２進数０である。この
Ｅ−OFFSETは指標シフタ２−410からオフセットFIFO2−
634へ加えられる。

ブロック２−464のMICRO QLD（ビット43が２進数１）
が仮想アドレスバックアップとしてＱレジスタ２−418
に対してロードする。

ブロック２−468のMICRO PP2（ビット44−45が２進数1
0）がプログラム・カウンタ２−416を増分Ｃ、更にＩユ
ニット２−２のＰカウンタ２−200を増分してＩキャッ
シュ６−２から次の命令を読出す。

ブロック２−470のMICRO Ａ−DONE（ビット53が２進数
１）が信号Ａ−DONEをＩユニット２−２へ送出する。次
いで、Ｉユニットが次の命令をＡユニット２−４へ送出
する。

第6B図においては、Ｅユニット２−６が、このＥキャッ
シュ６−４からオペランドを受け取ってこれをレジスタ
・ファイル２−610のB1に格納することにより、命令LDB
Iの実行を完了する。

ブロック２−650は、レジスタRDR（Ｅ）２−606のビッ
ト45−46が２進数01にあることを示す。MICRO DWは、
データFIFO2−630に２倍ワードのオペランドを整合す
る。２進数０のＥ−OFFSETがオフセットなしを表示す
る。

ブロック２−652のMICRO AUADATA（ビット47が２進数
１）が、データFIFO2−630からのオペランドをALU2−60
8のＡ入力へ転送する。

ブロック２−658のMICRO ALU−DW（ビット88−89が２
進数01）がALU2−608を構成して、このオペランドを２
倍ワードとして処理する。

ブロック２−660のMICRO RSLT−PTR（ビット66−67が
２進数01）においては、結果マルチプレクサ（MUX）２
−622がオペランドのビット０および１、REF−FIFO2−6
32からのリング数、およびALU2−608からのオペランド
のビット２−31を選択する。

ブロック２−662のMICRO Ａ−BX（ビット数31−37が２
進数１）においては、0010 001が、ファームウエア・
ワードからのビット001、および命令ワードからのビッ
ト１−３からのB1のレジスタ・ファイル２−610のＡア
ドレスである16進数09を起生する。

ブロック２−664のMICRO RFW（Ａ）（ビット79−82が1
6進数01）が２倍ワードオペランドを結果マルチプレク
サ（MUX）２−622からのレジスタ・ファイル２−610のB
1へ書込む。

ブロック２−666のMICRO DONE（ビット63が２進数１）
が、Ｅ−DONE信号をＩユニット２−２へ送出し、これが
命令ロードB1と関連する命令分解ロジック２−210をリ
セットする。

ブロック２−668のMICRO MBFMTMBR（ビット29、１−３
が16進数04）が、次のＥユニット制御ストア２−604の
場所へ分岐し、レジスタRDR（Ｅ）２−606を次のファー
ムウエア・ワードでロードする。

第７図は、ブロック図形態で、命令SHIFTR1 LEFT3の実
行のためＡユニット２−４により行われるファームウエ
ア・ステップを示す。第７図においては、Ｉ FETCH段
のサイクル３が命令SHIFT R1 LEFT3（SOL）の16進数1
003をＩキャッシュ６−２から取り出し、これをストリ
ング・バッファA2−220にロードし、この命令はサイク
ル４において分解され、命令レジスタ２−400およびOP
−CODEレジスタ２−402へロードされる。信号Ｉ−BEGIN
は、OP−CODEレジスタ２−402を付勢する。サイクル５
が、レジスタ・ファイル２−404におけるR1の内容（16
進数12345678）を読出し、LEFT3ビットをシフトし、そ
の結果（16進数91A2B3C0）を再びR1に格納することによ
り、命令SOCの実行を完了する。

Ａユニット２−４は、Ａユニット制御ストア２−430か
ら読出されたファームウエア・ワードにより制御され、
RDR（Ａ）レジスタ２−406に格納される。

ブロック２−480から判るように、RDR（Ａ）レジスタ２
−406における16進数04のビット６−11により指定され
るマイクロ命令MICRO Ｂ−DXは、レジスタ・ファイル
２−404にRFBアドレスである16進数01を起生する。この
アドレスは、OP−CODEレジスタ２−402のビット１乃至
３を000に付加えることによりR1のアドレス（000001）
を得る。

ブロック２−482のMICRO SIN2−RB（ビット27−29が16
進数０）が、シフタ２−618に対しR1の内容を読出す。
ブロック２−484のMICRO SIN3−０（ビット30−31が２
進数11）が、０をシフタ２−618の32の下位位置にロー
ドする。ブロック２−486のMICRO SHIF−Ｌ（ビット16
が２進数０）が、左方のシフト操作のためシフタ２−61
8を条件付ける。ブロック２−488のMICROSHSI（ビット1
7−19が16進数２）が、OP−CODEレジスタ２−402のビッ
ト12−15により指定される如く、シフタ２−618をセッ
トアップして３だけシフトさせる。

ブロック２−490のMICRO RF:B−SHFT（ビット位置12−
13が２進数10）が、オペランドを３ビットだけシフトし
て、これを再びレジスタ・ファイル２−404のR1に格納
する。

ブロック２−492のMICRO Ｉ−Ｃ−SHFT（ビット位置46
−51が16進数38）が、シフトの大きさに対して標識レジ
スタ２−417の標識Ｃ（図示せず）をセットする。

ブロック２−494のMICRO Ａ−DONE（ビット53が２進数
１）が、信号Ａ−DONEをＩユニット２−２へ送る。この
Ｉユニット２−２は、次に実行されるべき命令を分解し
て、これをＡユニット２−４へ送出する。

ブロック２−496のMICRO PP1（ビット44−45が２進数0
1）が、プログラム・カウンタ２−416を１だけ増分する
が、これはSOLが単一ワード命令であるためである。

本発明については、その望ましい実施態様に関して示し
記したが、当業者は形態および細部における上記および
他の変更が本発明の趣旨および範囲から逸脱することな
く可能であることが理解されよう。

【図面の簡単な説明】

第１図は、本発明の装置を含むシステム全体を示すブロ
ック図、第２図は第１図の全システムの更に詳細なブロ
ック図、第３図はプロダクション・パイプライン・サイ
クルの主な要素を示す論理ブロック図、第４図は本発明
を示す命令のＩキャッシュにおける格納場所を示す図、
第５図はプロダクション・パイプライン・サイクルにお
いて処理されつつある一連の命令を示す図、第6A図は、
実行ユニットにおける命令の実行に用いられるオペラン
ドのメモリー・アドレスを生成するアドレス・ユニット
における論理素子を制御するファームウエアの動作の流
れを示すブロック図、第6B図は、実行ユニットにおける
命令の実行を完了する論理素子を制御するファームウエ
アの動作の流れを示すブロック図、および第７図はソフ
トウエア・ビジブルなレジスタ命令を実行するようロジ
ックを制御するファームウエアを示すブロック図であ
る。 １……パイプライン・データ処理システム、２……中央
処理装置（CPU）、２−２……命令（Ｉ）ユニット、２
−４……Ａユニット、２−６……実行（Ｅ）ユニット、
４……仮想メモリー管理装置（VMMU）、６……キャッシ
ュ装置、６−２……Ｉキャッシュ、６−４……Ｅキャッ
シュ、８……メモリー・サブシステム、10……入出力周
辺装置、12……システム・バス、２−200……Ｐカウン
タ、２−202……ストリング・バッファＡ、２−204……
レジスタVA0、２−206……レジスタVA1、２−208……Ａ
ユニット・ファームウエア・アドレス・ジェネレータ、
２−210……命令分解ロジック、２−220、２−221……
ストリング・バッファ、２−222……作動可能ロジック
およびフリップフロップ、２−400……命令レジスタ、
２−401……分岐ロジック、２−402……OP−CODEレジス
タ、２−404……レジスタ・ファイル、２−406……RDR
（Ａ）レジスタ、２−408……加算器、２−410……指標
シフタ、２−412……演算論理装置（ALU）、２−414…
…シフタ、２−416……プログラム・カウンタ、２−417
……標識レジスタ、２−420……ロジック、２−430……
Ａユニット制御ストア、２−600……Ｉ−FIFOレジス
タ、２−601……ロジック、２−604……Ｅユニット制御
ストア、２−606……RDR（Ｅ）レジスタ、２−608……A
LU、２−610……レジスタ・ファイル、２−612……スワ
ップ・ロジック、２−614……符号エクステンダ、２−6
16……乗算器、２−618……シフタ、２−620……Ｑレジ
スタ、２−622……結果マルチプレクサ（MUX）、２−62
3……標識ロジック、２−624……CTカウンタ、２−630
……データFIFO、２−632……REF−FIFO。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−167935（ＪＰ，Ａ) 特開 昭63−95539（ＪＰ，Ａ) 特開 昭63−197232（ＪＰ，Ａ)

Claims (9)

【特許請求の範囲】
1. 【請求項１】データ処理システムにおいてパイプライン
   ・モードで命令を実行する装置であって、該命令が前記
   命令実行装置に連続して供給されるとともに、前記命令
   には少なくとも第１と、第２と、第３の形式があり、前
   記命令実行装置が、 逐次的順番で命令の部分を実行するように互いに接続さ
   れた第１（２−２）と、第２（２−４）と、第３（２−
   ６）の処理ユニットとを備え、 前記第１の処理ユニット（２−２）は、前記命令をその
   連続して供給される通りに受け取って前記第２と第３の
   形式の命令を前記第２と第３の処理ユニットに制御可能
   に転送するように接続され、かつ命令復号装置（２−21
   0）を含み、 該命令復号装置（２−210）は、前記第１のユニットで
   受け取られた各命令を検知して、該命令が前記第１、第
   ２または第３の形式の内の１つであることを表す制御信
   号（Ｉ−ELAST、Ｉ−BEGIN、Ｉ−EFIRST）を発生し、 前記第１の処理ユニット（２−２）は、前記第１の形式
   の命令を実行するために、前記命令の内の１つが前記第
   １の形式であることを表す前記制御信号に応答し、 前記第２の処理ユニット（２−４）は、前記第２の形式
   の命令を受け取って実行するために、前記命令の内の１
   つが前記第２の形式であることを表す前記制御信号に応
   答し、 前記第２の処理ユニット（２−４）は、前記第３の形式
   の命令を受け取って部分的に実行するために、前記命令
   の内の１つが前記第３の形式であることを表す前記制御
   信号に応答し、 前記第３の処理ユニット（２−６）は、前記第３の形式
   の命令を受け取って部分的に実行するために、前記命令
   の内の１つが前記第３の形式であることを表す前記制御
   信号に応答する、 ことを特徴とするデータ処理システム。
2. 【請求項２】前記第３の処理ユニットによる前記第３の
   形式の命令の部分的実行が、前記第２の処理ユニットに
   より部分的実行に続くことを特徴とする請求項１記載の
   データ処理システム。
3. 【請求項３】前記第３の処理ユニットによる部分的実行
   が、前記第２の処理ユニットによる部分的実行によって
   生成されたアドレスで、前記システムの記憶装置内の記
   憶位置から読み出されたオペランド上での、前記第３の
   形式の命令によってコールされたファンクションの実行
   を含むことを特徴とする請求項２記載のデータ処理シス
   テム。
4. 【請求項４】前記第１の形式の命令が無条件分岐命令で
   あることを特徴とする請求項２記載のデータ処理システ
   ム。
5. 【請求項５】前記第２の処理ユニットが、前記第２の形
   式の命令の実行を完了したとき、第１の信号（Ａ−DON
   E）を発生することを特徴とする請求項１記載のデータ
   処理システム。
6. 【請求項６】前記命令復号装置が、前記第１の信号に応
   答して前記連続する命令のうちの次の命令を復号して送
   出することを特徴とする請求項５記載のデータ処理シス
   テム。
7. 【請求項７】各ユニットがプロダクションライン装置に
   与えられる複数の命令の各々について異なる動作を実行
   する、プロダクションラインを構成するように配置され
   た複数の直列に接続されたパイプライン・ユニットを備
   えたデータ処理システムにおいて、 オペランドと、前記複数の命令とを格納する記憶手段
   と、 前記記憶手段と接続され、該記憶受段から取り出された
   前記複数の命令の各々を格納する第１の手段を備えた第
   １のユニットとを設け、 該第１のユニットは更に、前記格納手段と接続されて、
   第１、第２および第３のタイプの命令を指定する復号手
   段を備え、 前記第１のユニットおよび前記記憶手段に接続され、か
   つ第１、第２および第３のタイプの命令を格納する第２
   の手段を備えた第２のユニットを設け、 該第２のユニットは、前記第２のタイプの命令を実行す
   ることにより前記プロダクションラインから前記第２の
   タイプの命令を除去する第１の手段を備え、該第２のユ
   ニットは、前記第１のタイプの命令に応答して第１のア
   ドレスを生成する第１の手段を有し、前記第１のユニッ
   トは前記第１のアドレスに応答して前記第１のタイプの
   命令を実行することにより前記プロダクションラインか
   ら前記第１のタイプの命令を除去する第２の手段を有
   し、 前記第２のユニットは更に、前記第３のタイプの命令に
   応答して前記オペランドの前記記憶手段における場所の
   第２のアドレスを生成する第２の手段を有し、 前記記憶手段は、前記第２のユニットと接続されて前記
   第２のアドレスに応答して前記オペランドを読出し、 前記第１のユニットおよび前記記憶手段と接続され、前
   記第３のタイプの命令および前記オペランドを格納する
   第３の手段を有する第３のユニットを設け、該第３のユ
   ニットは更に、前記第３のタイプの命令を実行すること
   により前記第３のタイプの命令を前記プロダクションラ
   インから除去する第３の手段を有することを特徴とする
   データ処理システム。
8. 【請求項８】前記第１の格納手段が、 前記複数の命令の各々の命令キャッシュにおける場所の
   アドレスを格納する第１のカウンタ手段と、 前記命令キャッシュから受け取る前記複数の命令の各々
   を格納するストリング・バッファ手段とを含むことを特
   徴とする請求項７記載のデータ処理システル。
9. 【請求項９】前記復号手段が、前記ストリング・バッフ
   ァ手段と接続されて命令バス上に転送される前記複数の
   命令の各々に対する第１の信号を生成し、かつ前記命令
   バス上に転送される前記第３のタイプの命令の各々に対
   する第２の信号を生成することを特徴とする請求項８記
   載のデータ処理システム。