JPH03282904A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明はプログラマブルコントローラに関するものであ
る。

［従来の技術］ プログラマブルコントローラのシーケンス命令はりレー
ジ−ケンスの記述が可能な１ビツトの論理演算命令が中
心となる基本命令セットと、ワード単位のデータ処理の
記述が可能な算術、論理演算等の応用命令セットとから
なる。

ところがプログラマブルコントローラの適用分野の拡大
に伴い、ユーザの扱うデータ量は増え、プログラムの内
容も高度化し、サイズも増大している、当然、従来の基
本命令中心のプログラム構成から、データ処理用の応用
命令も多用されたプログラム構成に変わっている。

そのためこれまでの基本命令を主体とした高速処理アー
キテクチャアでは、応用命令を多用する用途において、
応用命令実行時間が無いため、サイクリックスキャン演
算方式のプログラマブルコントローラではスキャンタイ
ムが極端に増え、実用的な応答性が得られないという問
題があった。

また大量のデータ処理においてもプログラマブルコント
ローラのリアルタイム性を維持するためには多用される
応用命令の高速化が必須となってきている。

一方プログラムの内容が高度化し、サイズも増大する傾
向に伴い、サイズの圧縮効果と、ユーザシーケンスプロ
グラムの見通しをよくするため、応用命令が複雑高機能
化し、例えば１つの命令が数ワード以上に及ぶ命令も多
くなってきている。

更に、ユーザプログラム開発の効率を考えると、これま
でのアセンブリ言語レベルの二−モック形式ではデパッ
ク作業に手間がかかるため、制御フローの見通しのよい
ＳＦＣ言語等が注目されてきており、アセンブリ言語か
らより高位言語に移行する傾向は今後−層強くなると予
測される。

しかもこうした異なる仕様の言語に対してもプログラマ
ブルコントローラのリアルタイム性を維持しなければな
らない。

このように複雑且つ高機能化した応用命令の高速化と、
異なる仕様の言語に対する柔軟な対応は必要不可欠の条
件となる。

従来のシーケンス命令を実行する高速処理手段としては
、基本命令がユーザプログラムの大半を占めているとい
う背景から、基本命令を専用のハードロジックで実行し
、応用命令は一般のＣＰＵでソフトウェア処理をするマ
ルチプロセッサの切り替え実行方式のがある。

またこのマルチプロセッサの切り替え実行方式■をより
高性能化した方式としては、応用命令の大半をハードウ
ェアで実行し、また大部分の実行制御を巨大なマイクロ
コードメモリの制御コードに依存するマイクロプログラ
ム形式の演算専用プロセッサ部で行い、システムの構成
に依存する特殊命令は一般処理用ＣＰＵがソフトウェア
処理をする方式■がある。

更にシーケンス命令を一般処理用ＣＰＵの命令セットに
コンパイルして実行する方式■もある。

この方式■はコンパイルメモリにコンパイルした基本命
令を格納して該コンパイルされた基本命令を実行し、応
用命令の場合にはコンパイルしてコンパイルメモリに格
納した応用命令に対応する処理プログラムを実行演算す
ることは行わず、コンパイルメモリに応用命令の処理プ
ログラムが格納されている先頭アドレスと、戻り先アド
レスとをコンパイルして格納し各処理プログラムの分岐
を行うだけでとし、その処理速度を一般処理用ＣＰＵの
シーケンス命令との適合性と処理能力に全面的に依存す
る方式である。

而して上記■〜■の方式の処理能力は■−■→■の順番
となり、■の方式が最も高性能を得ることができる。

このような点からみて現在提供されているプログラマブ
ルコントローラでは特開昭６３−６５９６９号公報等に
示されるように■の方式を採用するのが一般的となりつ
つあり、また中型のプログラマブルコントローラでは■
の方式を採用するのが一般的である。

一方■の方式では基本命令の処理をシーケンス命令イン
タプリタ方式に比べて数倍の高速化にすることが可能で
あるため、小型機種に一般化している方式であり、また
■の方式と■の方式のような複雑な専用ロジックを必要
としないため、ローコスト化が容易である。

［発明が解決しようとする課題］ しかしながら現在のプログラマブルコントローラの高速
処理手段の中で、最も高性能化を実現できる■の方式は
応用命令が高機能になるに従って、巨大なマイクロプロ
グラムメモリと複雑な制御ロジックを必要とするという
問題がある。一方高速処理には欠かせない実行方式に、
演算パイプライン実行方式があるが、複数ワードに及ぶ
シーケンス命令のソースコードとその中でオペランド修
飾などのアドレスモードを持つコード体系では、命令の
先取り、解読、実行という主要ステージを使って連続し
た実行状態を理想とする高効率パイプラインは実現でき
ないという問題がある。例えば基本命令の実行が１バス
サイクルで完了した後、次の応用命令が複数ワードに及
ぶコード構成になっていると、実行ステージに移行する
前に命令の先取りを継続しなければならないため、実行
ステージが複数サイクルの間、空ステージになってしま
うという問題がある。

また解読のステージ、実行のステージでもマイクロプロ
グラムフェッチサイクルを必要とする。

そのためパイプライン化は前の命令が複数のバスサイク
ルの実行ステージにある状態で、命令の先取りをするこ
としか期待はできず、演算パイプラインによる高速化は
期待できないのが実状である。

更に複数ワードに及ぶ命令のブリフェッチには多くの命
令キューを必要とする問題があり、例えばブランチ命令
では既に命令キューにあるシーケンス命令をキャンセル
しなければならないため、そのロスサイクルも命令キュ
ーの容量に比例して大きくなるという問題がある。

また直接ソースコードのシーケンス命令をマイクロプロ
グラム制御方式で実行する■の方式は、巨大なマイクロ
プログラムメモリと多くの命令キュー、ＦＩＦＯを内蔵
し、複雑なハードウェアをシーケンス命令コードに制約
されたアーキテクチャでインプリメントしなければなら
ないという。またパイプラインによる実行速度の向上が
期待できないだけでなく、ソースコードの変更、通過は
再開発を意味することになり、再開発に多くの労力を必
要とし、仕様の異なるソースコードに対する柔軟な対応
ができないという問題がある。

この辺の問題は、Ｃｌ５Ｃ型と言われている汎用の３２
ビツトマイクロプロセツサが命令の高機能化に伴って、
巨大なマイクロコードを搭載し、演算パイプラインの効
率化においてはマイクロコードサイクルの圧縮の工夫と
多くのパイプラインステージ、ブランチ命令でのロスサ
イクルの工夫と非常に複雑なハードウェアのインプリメ
ントに多くの時間と労力を費やしている点で類似する、
第１５図は従来のマイクロプログラム制御方式のプログ
ラマブルコントローラの構成を示しており、この場合マ
イクロプログラムを格納するマイクロコードメモリ１と
、ソースコードシーケンス命令を格納しているシーケン
ス命令メモリ（以下ＳＩＭと略す）２と、ＯＳを格納す
るとともにワークエリアを得るためのシステムメモリ（
以下ＳＴＭと略す）３と、データメモリ（以下ＤＭと略
す）４とを持ち、一般処理用ＣＰＵ５と、演算専用ＣＰ
Ｕ６とをプロセッサとして備えている。

演算専用ＣＰＵ６はＳＩＭ２に格納されているソースコ
ードのシーケンス命令を直接実行するもので、ソースコ
ードのシーケンス命令をＳＩＭ２より読み出した後、演
算に必要な情報をマイクロコードメモリ１からフェッチ
するようになっている。

図中Ｂ、Ｂ２は１６ｂｉｔのデータバス、Ｂ。

は４８ｂ　ｉ　ｔのデータバスを示し、Ｂ４はＩ／Ｏイ
ンタフェースバス及び周辺インタフェースバスを構成す
るバスを示す。

ここで第１５図従来例における命令処理について、転送
命令を実行する場合を例とし挙げて説明する。

転送命令はシーケンス命令では例えば第１６図に示すよ
うにオペコードＭＶと、転送元アドレス（オへランド修
飾命令を含む）に対応する下位オペランド及び上位オペ
ランドと、転送先アドレス（オペランド修飾命令を含む
）に対応する下位オペランド及び上位オペランドとから
なる５ワード（１ワードが１６ｂｉｔ楕成）の応用命令
となっており、処理の前提条件として、ＳＩＭ２とＤＭ
４とが別々のデータバスを持ち命令のパイプラインとし
て最低１ワードの命令のブリフェッチを可能としている
。

１つの命令処理の基本ステージとして、命令フェッチ解
読ステージ（命令とマイクロコードのフェッチ及び解読
のステージ）と、ＤＭ４のメモリアクセス、又は演算専
用ＣＰＵ６内部のレジスタ間の計算を行う実行、演算ス
テージとに分けた形とし、その処理の流れを第１７図に
示す。

まず最初のオペコードは、転送命令の前に格納された命
令が実行される実行、演算ステージにある間に、ブリフ
ェッチされるので、通常の実行シーケンス上、一部の例
外、例えばブランチ命令、割り込みなどによるブリフェ
ッチキャンセル状態を除き、所要バスサイクル数に含ま
れない。

次のマイクロコードフェッチサイクルでは、プリフェッ
チされたオペコードに基づきマイクロコードメモリ１の
アドレス計算とマイクロコードフェッチを２つのバスサ
イクルで実現する。

このマイクロコードフェッチサイクルの後、マイクロコ
ードの内容に従い、ＳＩＭ２のアドレス更新、後続の命
令フェッチ制御、演算専用ＣＰＵ６の内部にある命令キ
ューの更新、続くマイクロコードフェッチ制御、実行ス
テージへの遷移、演算制御などをオペコードとの組み合
わせで実現していく。

ここで上記のマイクロコードフェッチサイクルは最初の
２バスサイクルだけに示されているが、実際はＳＩＭ２
の命令フェッチ、解読ステージ、実行、演算ステージの
中でも同時に行われる場合もある。

さてマイクロコードフェッチサイクルの後、転送元のア
ドレスを判定するために、下位オペランドのフェッチ、
上位オペランドのフェッチの２回の命令フェッチ制御が
必要となる。この２回目の命令フェッチ制御の後、初め
てＤＭ４の転送元アドレスのデータを読み出して演算専
用ＣＰＵ６内部に転送し、演算を行う実行、演算ステー
ジに移れる。

この実行、演算ステージに移行したサイクルではＤＭ４
からのデータ読み出しのメモリアクセスを実行モジュー
ルで行うと同時に、転送先のアドレスを判定するために
命令フェッチ制御により下位オペランドのフェッチを行
う。

この次のバスサイクルでは再度命令フェッチ制御により
上位オペランドのフェッチを行い、転送先アドレスの判
定を完了する。更に次のバスサイクルでは最後の実行、
演算ステージに遷移し、転送先アドレスに、前の実行、
演算ステージで読み出したデータを書き込み、同時に転
送命令の次の命令をプリフェッチする。

このように従来例での転送命令の処理に要するバスサイ
クル数は以上説明した内容に基づき、第１７図に示す７
バスサイクルとなっているが、最初のマイクロコードフ
ェッチの中で、オペコードの内容を解読することにより
、自動的に次の命令即ち転送元アドレスの下位オペラン
ドを同時にフェッチすることもオペコードの工夫により
可能となる。

この場合所要バスサイクル数を６バスサイクルに圧縮す
ることができる。

しかしながらいずれにしても所要バスサイクルを多く必
要とするという問題がある。

尚上記説明は転送命令という応用命令の一例の場合であ
るが、基本命令の場合、多くは１つのソースコードの中
にオペコード部とオペランド部が含まれているため、第
１５図の従来例の構成においてもマイクロプログラムを
介さずに、ハードワイヤードロジックで実現すれば１バ
スサイクルでも処理でき、従って基本命令と応用命令の
大部分を高速処理するプログラマブルコントローラでは
、基本命令をハードワイヤーロジックで処理し、応用命
令をマイクロコードに依存して処理するのが一般的とな
っており、第１５図に示すようにマイクロコードを演算
専用ＣＰＵ６の外部に設けることにより、仕様の一部変
更の要素をマイクロコードで補い、マイクロコードにて
、複雑な実行シーケンスをサポートすることで、演算専
用ＣＰＵ６の内部制御ロジックを簡単にするという狙い
がある。従って従来例においてバスサイクル数を多く必
要とするのが応用命令であることが分かる。

ところでサイクリック演算方式のプログラマブルコント
ローラでは命令処理能力以外に高速化を図る場合は問題
となるのがスキャンタイムである。

１つのスキャンタイムの中にはＳＩＭ２に格納されたユ
ーザプログラムの処理とは別に、入出力ユニットのデー
タ処理を行うＩ／Ｏサービス処理と、高機能ユニット又
は周辺機器との周辺サービス処理とが第１８図に示すよ
うに含まれる。これらの処理をタスクとして分けて各タ
スクが時間的に合成されて１つのスキャンタイムを構成
する、つまり時間的に各タスクがシリーズとなっている
タスク構成が従来のプログラマブルコントローラにおい
て採用されている。この第１８図で示す例ではトータル
のスキャンタイムＴはＩ／Ｏサービス処理の時ｒ８１Ｔ
　＋　と周辺サービス処理の時間Ｔ３との和が例えば３
ｍｓ、命令処理の時間Ｔ２が例えば８ｍｓであるから１
１ｍ５となり、スキャンタイムＴが結構長いという問題
がある。

本発明は上述の問題点に鑑みてなされたもので、ＲＩＳ
Ｃ型プロセッサの思想を取り入れ、応用命令の処理を高
速で行え、しかもＩ／Ｏサービス処理、周辺サービス処
理などの命令処理以外の基本タスクを並列処理して応答
性を向上させ、更にソースコードの異なる言語にも柔軟
に対応できるアーキテクチャを持つプログラマブルコン
トーラを提供するにある。

［発明が解決しようとする課題］ 本発明は上述の目的を達成するために、ソースコードの
シーケンス命令を格納するシーケンス命令メモリと、Ｏ
Ｓを格納するとともにワークエリアを確保するためのシ
ステムメモリと、上記ソースコードのシーケンス命令を
コンパイルして得られた専用実行命令を格納する専用実
行命令メモリと、実行時に専用実行命令メモリに格、納
された上記専用実行命令をパイプライン制御により実行
する演算専用ＣＰＵと、該演算専用ＣＰＵが実行中に使
用するデータメモリと、上記シーケンス命令を最初のス
キャンサイクルでコンパイルして専用実行命令メモリに
格納させ、演算専用ＣＰＵの命令処理中に並列してＩ／
Ｏサービス、周辺サービスの主要タスクを上記システム
メモリを使用して処理する一般処理用ＣＰＵと、上記両
ＣＰＵが夫々所有するメモリのアドレスバスとデータバ
スの信号を各別に持ち上記並列処理を行う前に両ＣＰＵ
で共有するデータを、両ＣＰＵが所有するメモリのアド
レスを同時に各別に出力してＤＭＡにより転送すると共
にこの転送終了後両ＣＰＵが並列処理を行う場合に両Ｃ
ＰＵが所有するメモリのバスを分離する周辺プロセッサ
とを備えたものである。

［作用コ 而して本発明によればシーケンス命令をコンパイルした
専用実行命令を演算専用ＣＰＬＩがパイプライン制御に
より処理するため、マイクロコードフェッチが不要であ
り、１ワードの命令解読と実行が可能なことによって高
効率なパイプライン制御が行え、そのため所要バスサイ
クルを少なくでき、高速処理が実現できる。

更にソースコードを直接実行せず、コンパイルされた専
用実行命令を実行するためソースコードに制約されない
アーキテクチャを実現することができ、ソースコードの
追加、変更に対してコンパイラで柔軟に対応することが
可能となる。

また命令セットは１ワードで大半が実行することが可能
となることにより、パイプライン段数を小さくすること
ができて多くのキューやＦＩＦＯが不要となりハード量
を小さくすることができ、また命令の前後関係に依存せ
ず、パイプライン性を保つことが可能となって、コンパ
イラが容易にできる。

更に並列処理を行う前に両ＣＰＵで共有するデータを、
同時に両ＣＰＵが所有するメモリのアドレスを各別に出
力してＤＭＡにより転送し、この転送終了後両ＣＰＵが
並列処理を行う場合に両ＣＰＵが所有するメモリのバス
を分離する周辺プロセッサにより１バスサイクルで１ワ
ードのメモリ間の転送が実現でき、更に主要タスクを命
令処理と並列に行うことにより命令処理を高速化した効
果をスキャンタイムに直接反映することができることに
なる。

［実施例コ 以下本発明を実施例により説明する。

第１図は本発明の基本的な構成を示しており、第１５図
従来例と異なる点はマイクロコードメモリ１が無く、代
わりに３２ｂｉｔ（１ワード）幅のコンパイルされた専
用実行命令を格納する専用実行命令メモリ（以下ＲＩＭ
と略す）７を設け、また所謂ＲＩＳＣ型ＣＰＵから構成
された演算専用ｃｐｕｓを設けて、この演算専用ＣＰＵ
８でＲＩＭ７に格納されたコンパイルされている専用実
行命令を実行する。専用実行命令はＳＩＭ２に格納され
ているシーケンス命令のソースコードからコンパイルさ
れて単純化された命令であり、このコンパイルは一般処
理用ＣＰＵ５で行われる。

また−膜処理用ＣＰＵ５が使用するメモリである８７Ｍ
３と演算専用ＣＰＵ８が使用するＤＭ４との夫々のデー
タバスＢ５．Ｂｓを分離する機能を持ち且つＤＭＡ機能
を持つ周辺プロセッサ９を使用して別々のデータバスの
アーキテクチャを実現している。

演算専用ＣＰＵ８はＲＩＳＣ型プロセッサの思想を取り
入れて高効率パイプラインが可能なアーキテクチャを持
つものであり、第２図はその内部ブロックは第２図に示
すように構成され、主要なユニットとしてインストラク
ションフエ・ンチュニ・ント（以下ＩＦＵと略す）／Ｏ
と、コミュニケーションコントロールユニット（以下Ｃ
ＣＵと略す）１１と、データメモリアクセスユニット（
以下ＤＭＵと略す）１２と、シーケンス命令の内、基本
命令に相当するシーケンス命令をコンパイルした専用実
行命令を実行するユニット（以下ＢＰＵと略す）１３と
、シーケンス命令の内、応用命令に相当するシーケンス
命令をコンパイルした専用実行命令をセットして実行す
るユニット（以下ＭＰＵと略す）１４と、ＭＰＵ１４の
ＭＰＡＬＵ１４ａ、バレルシフタ１４ｂでは演算できな
い命令として乗除算、ＢＣＤ変換機構、ＢＩＮ変換機構
を有したユニット（以下ＳＰＵと略す）１５とを有する
。

ＩＦＵＩＯはＲＩＭ７で格納された専用実行命令のフェ
ッチ制御を行うユニットで、１６ｂｉｔのプログラムカ
ウンタ（以下ＲＩＭＰＣと略す）／Ｏａと一つの３２ｂ
ｉｔの命令レジスタ（以下ＰＦＩＲと略す）／Ｏｂを中
心として構成されており、ＲＩＭＰＣｌｏａは一般処理
用ＣＰＵ５で初期設定ができるようになっている。この
ＩＦＵｌｏはマルチプレクサ１６ａ、トライステートバ
ッファ１７ａを介してＲＩＭ７のアドレスバスＰＡＯＯ
〜Ｐ＾１５に接続され、また双方向トライステートバッ
ファ１７ｂを介してＲＩＭ７のＰＤＯ〜ＰＤ３２の３２
ｂｉｔのデータバスＢ、に接続したマルチプレクサ・デ
ュマルチブレクサ１６ｂにＲＩＭ命令バスＢｕｓを介し
て接続し、またＩＦＵデーデースＢを介して外部データ
バスＢＩ３に接続し、更にまた命令バスＢ１゜を介して
ＣＣＵｌｌ及びＢＰＵ１３に接続し、更にＣＣＵｌｌか
らのＩＦＵコントロールバスＢ１１を接続している。

ＣＣＵｌｌは各ユニット／Ｏ．１２〜１５間の動作調停
機能と、外部のメモリコントロール信号や各部のメモリ
バスとのバスインターフェース１１ａ、内部ポートの特
権レジスタの設定と読み出しを行うＩ／Ｏボートアドレ
スデコーダｌｌｂを持ち、命令実行では演算シーケンサ
ｌｌｃが各ユニット／Ｏ．１２〜１５に対する制御信号
を発生する一方、内部のＭＰＵ１４から出力された情報
を入力して、全体の演算制御を実現するようになってお
り、ＢＰＵ１３にはＢＰインタフェース１８を介して接
続し、またＭＰＵ１４にＭＰインタフェース１９を介し
て接続し、更に５ＰＵ１５及びＤＭＵ１２にはＳＰコン
トロール・ＤＭコントロールバスＢ１２を介して接続し
、更にバッファ２０を介してシステム情報を取り込むこ
とができ、さらにＩ／ＯボートアドレスバスＥｌ’ｓを
介して外部アドレスバスＢＩ９に接続している。

ＤＭＵ１２はＤＭ４に対するスタックポイント及びベー
スアドレスを設定する機能と、ＢＰＵＩ３とＭＰＵ１４
のデータバスの選択を行うデータバスセレクタ１２ａと
、アドレスバスの選択を行うアドレスバスセレクタ１２
ｂを持ち、また内部ボートの特権レジスタに対するアク
セスを行うために、ＣＣＵＩＩに対してＩ／Ｏポートの
アドレスを出力するなどの機能を持ち、外部アドレスバ
スＢｌｌ、マルチプレクサ１６ａ、トライステートバッ
ファ１７ａを介してアドレスバスＰ＾００〜Ｐ＾１５に
接続し、また外部データバスＢＩ３に接続し、更にＢＰ
Ｕ１３からのアドレスバスＢＩ５及びＭＰＵ１４からの
アドレスバスＢ２゜を接続し、また双方向トライステー
トバッファ２１を介してＤＭ４のアドレスバスＤＭ＾０
〜ＤＭ＾１５に、またＤＮＤＯ〜ＤＨＤ１５からなるデ
ータバスＢ６に接続している。

ＢＰＵ１３はメーカ間の仕様が統一している基本命令の
最短実行を可能とした専用のＡＬＵであるＢＰＡＬＵ１
３ａと、演算に必要な最小限のファンクンジョンレジス
タ１３ｂと、ワーキングレジスタ１３ｃと、ＤＭ４のア
ドレス計算部１３ｄとを備え、ＢＰデデーバスＢＩ４を
介して外部データバスＢ１３に接続している。

ＭＰＵ１４は縮小化された専用実行命令を最適に実行で
きるアーキテクチャアで内部がインプリメントされ、３
２ｂｉ　ｔのＡＬＵからなるＭＰＡＬＵ１４ａと、１６
ｂｉｔ、３２ｂｉｔの切り替えが可能なバレルシフタ１
４ｂと、８つの３２ｂｉｔのワーキングレジスタ１４ｃ
、ＤＭ４のアドレス計算部１４ｄとを内蔵し、ＭＰデデ
ーバスＢ２１を介して外部データバスＢ１３に、またＳ
Ｐ／ｌＦ２２を介して５ＰＵ１５に接続している。

５ＰＵ１５は、乗除算、ＢＣＤ変換、ＢＩＮ変換を行う
ＡＬＵからなる５ＰＡＬＵ１５ａと、３２ｂｉｔと６４
ｂｉｔのワーキングレジスタ１５ｂと、パイプライン用
ラッチ（図示せず）と、ファンクションレジスタ１５ｃ
とを内蔵している。

第３図（ａ）〜（Ｃ）は演算専用ＣＰＵ８が実行するＢ
ＰＵ実行命令、ＭＰＵ実行命令、ＣＰＵ実行命令の実行
コードの概要を示し、これらの実行コードはＲＩＭ７に
格納されて一般処理用ＣＰＵ５からの実行コマンドにて
実行されるものであり、そのフォーマットは図示する３
つの命令コードに分類される。

各命令コードの最上位の６ｂｉｔにはＢＰＵ指定、ＭＰ
Ｕオペコード、ＣＰＵ特殊命令指定等の実行振り分はコ
ードが夫々入っており、ＢＰＵ指定は、その次の６ｂｉ
ｔのオペコード（ＢＰＵオペコード）の内容に従ってＢ
ＰＵ１３が実行するための切り替えコードが１種類割り
当てられ、ＣＣＵＬＬがＢＰＵ指定のコードを判定した
とき、実行許可信号がＢＰＵ１３に与えられる。

一方ＣＰＵ特殊命令指定はシステムの構成に依存する特
殊命令（通信命令、Ｉ／Ｏ直接アクセス命令等）に相当
する専用実行コードを意味し、この特殊命令ではＢＰＵ
１３、ＭＰＵ１４とも実行できないので、ＣＣｔＪｌｌ
は、この指定コードを判定すると、特殊命令のフラグを
セットし、−膜処理用ＣＰＵ５に対して実行要求を出し
て停止する。

ＢＰＵ指定と、ＣＰＵ特殊命令指定以外のコードであれ
ば最上位の６ｂｉｔはＭＰＵ１４が実行するための、命
令コードが第３図（ｂ）に示すように格納されているこ
とになるので、ＣＣＵＩＩはＭＰＵ１４に対して実行許
可信号を与えるのである。５ＰＵ１５に対する実行許可
はＭＰＵ　１４のオペコード判断によりＭＰＵ１４から
５ＰＵＩ５に対して与えられる。

尚第３図（ａ）〜（ｃ）中のＳｔコードはステータスタ
グコードで、ソースコードであるシーケンス命令と専用
実行命令との関連情報であって、第３図（ｄ）に示すよ
うにコンパイルされた専用実行命令がシーケンス命令を
マクロとして、どの命令まで対応するかを示す１９ｂｉ
ｔには区切りコード（１”）を、１８〜１６ｂｉｔには
コンパイルされた専用実行命令がシーケンス命令のソー
スコードでは何ワードに相当するかを示す情報を格納す
る。従ってＳｔコードによりソースコードと専用実行命
令とのアドレス対応が可能となる。

尚実施例では１コードにつき最大７ワード指定でき、７
以上は次のコードに残りを入れる。

第４図は演算専用ＣＰＵ８のパイプライン実行に必要な
内部信号の関係を示しており、ＣＣＵ　１１はパイプラ
イン実行におけるＲＩＭＰＣｌｏａの更新とＰＦＩＲｌ
ｏｂのラッチ制御とをタイムリイに行うために、ＢＰＵ
１３とＭＰＵ１４とから出力されるオペコードのデーコ
ド情報と、外部、内部からの例外情報とによってＩＦＵ
ＩＯを制御するようになっており、Ｉ　ＦＵ　／Ｏには
ＲＩＭＰＣｌｏａのアドレス更新情報と、命令フェッチ
情報とを与える。

ＢＰＵ１３のデーコド情報にはＢＰＵ１３内部のＢＰＵ
ＡＬＵ１３ａに対するファンクション信号と、ＤＭ４の
アドレス計算に必要な信号とは別に、ＣＣＵｌｌに対し
てデーコドした結果からＲＩＭＰＣｌｏａのアドレス更
新情報と命令フェッチ許可信号を出力する。

尚ＢＰＵ命令には１ワードの命令で複数サイクル実行す
る命令もあるため、複数サイクルの実行のうち最終サイ
クルの実行に入るまでは命令フェッチを禁止する必要が
ある。またＲＩＭＰＣｌｏａの更新も停止しなければ、
パイプラインができなくなるので、命令フェッチを禁止
したときはＢＰＵｌ３のＲＩＭＰＣアドレス更新情報を
ＣＣＵｌｌが判定し、ＲＩＭＰＣアドレス更新情報をＩ
ＦＵＩＯに送る。この１ワードで複数サイクルの実行を
必要とする命令には、乗除算など５ＰＵ１５が実行する
命令もあり、この場合ＭＰＵ１４のデーコド情報をＣＣ
ＵＩＩが選択して、上述したＢＰＵｌ３と同様に命令フ
ェッチの禁止、ＲＩＭＰＣｌｏａの停止を行う。命令フ
ェッチ許可信号がＢＰＵｌ　３、ＭＰＵ１４からＣＣＵ
ｌ　１に与えられて、命令フェッチが許可状態のときは
ＣＣＵｌｌは外部、内部の例外情報との組み合わせで、
ＩＦＵＩＯのＲＩＭＰＣアドレスの更新制御、又は命令
フェッチ制御を行うためのＲＩＭＰＣアドレス更新情報
、及び命令フェッチ情報をＩＦＵＩＯに与える。

ＢＰＵｌ３．ＭＰＵ１４がＤＭ４をアクセスするとき、
ＢＰＵｌ３、ＭＰＵ１４とも実行サイクルでデータメモ
リ読み出し要求信号面とデータメモリ書き込み要求信号
毀をＣＣＵＩＩに対して出力する。

ＣＣＵｌｌはＢＰＵ実行許可信号又はＭＰＵ実行許可信
号を出しているＢＰＵｌ３又はＭＰＵ　１４の要求を選
択してＤＭ４に対してその要求信号面又は俵を出力させ
る。ＤＭ４のアドレスバス及びデータバスも実行許可信
号を出しているＢＰＵｌ３又はＭＰＵ１４からの信号を
セレクトする。

尚上記信号、情報以外にはＣＣＵＩＩからＤＭＵ１２に
はデータバス切り替え信号、アドレスバス切り替え信号
及びスタックポインタ更新情報を与え、またＭＰＵ１４
からＣＣＵＩＩにはスタックポインタ更新情報、エラー
フラグ情報を与え、ＭＰＵ１４から５ＰＵ１５にはＳＰ
Ｕ実行許可信号、５ＰＵ１５からＭＰＵ１４はＳＰＵ実
行終了信号を与え、また５ＰＵ１５からＣＣＵＩＩにエ
ラーフラグ情報を与え、更にＢＰＵｌ３からＣＣＵｌｌ
にフラグ情報を与えるようになっている６また上記例外
情報としては一般処理用ＣＰＵ５が実行すべき特殊命令
をフェッチしたときの情報、又は演算中のエラー発生の
情報、及び外部からの割り込み要求の情報などがあり、
これら例外情報をＣＣＵＩＩが検出したとき、バスの開
放フラグをセットして、実行の終了を待ち、この終了時
の次のサイクルで停止して一般処理用ＣＰＵ５に対する
処理要求を出し、またこの停止中にはバス開放状態にす
る。

第５１は演算専用ＣＰＵ８のパイプラインを実現するた
めの各種信号の変化を示し、図示する例のパイプライン
段数は３段パイプラインであって、総ての命令は１ワー
ド３２ｂｉｔｌｌ成で実行ステージに入り、また１段目
の命令フェッチのステージ、２段目のデコード、アドレ
ス計算のステージは夫々１バスサイクルで完了する。

１バスサイクルは第５図（ｂ）に示すように３クロツク
で構成され、この３クロツクから第５図（ａ）に示す６
フエーズφ、〜φ６の状態を作る。

データのアドレスは１フエーズ前から発生し、外部のメ
モリアクセスタイみに対して、余裕を持たせている。第
５図（ｃ）は内部のコントールバス（内部ＢＰＵ１３、
ＭＰＵ１４のデコード出力、エラー、割り込み、ステッ
プ実行の状態等ＣＣＵ１１が制御するための情報）の状
態を示し、第５図（ｄ）はＩＦＵＩＯのＲＩＭＰＣｌｏ
ａ、ＰＦＩＲｌｏｂ、ＭＰＵ１４．５ＰＵ１５のフラグ
レジスタと、各ＡＬＵ１３ａ、１４ａ、１５ａの出力レ
ジスタと、ＢＰＵｌ３、ＭＰＵ１４のアドレスレジスタ
との夫々の書き込みを示し、第５図（ｅ）は実行サイク
ルの演算情報（ＡＬＵ１３ａ、１４ａ、１５ａフアンク
シヨンラツチ）及びバスステータス情報（メモリの頭、
砿、例外情報のシーケンス）の転送を示し、第５図（ｆ
）は０Ｍ４のアドレスイネーブル信号（ＢＰＵ１３、Ｍ
ＰＵ　１４のアドレス出力）を示し、第５図（ｇ）は０
Ｍ４のデータバスイネーブル信号を示し、第５図（ｈ）
は０Ｍ４の面信号を示し、第５図（ｉ）は０Ｍ４の歓信
号を示す。

第６図は演算専用ＣＰＵ８と、一般処理用ＣＰＵ５との
インタフェースを示し、演算専用ＣＰＵ８から演算専用
イネーブル信号が、また処理要求信号が出力され、外部
からはタロツクＣＬＫ、システムリセット信号、例外情
報の一つである割込み信号が入り、更に一般処理用ＣＰ
Ｕ５とのインタフェース信号として、演算専用ＣＰＵ８
のチップセレクト信号口、書き込み信号型、読み出し信
号順が送られるとともに、演算専用ｃｐｕｓの内部ポー
トアドレス信号、演算専用ｃｐ、ｕｓの内部ボートデー
タが送られ、演算専用ＣＰＵ８はデータバス、アドレス
バスを通じて０Ｍ４との間でアドレスの転送と、データ
の読み書きが行えるようになっている。

次に本発明プログラマコントローラの動作を第７図〜第
１１図に基づいて説明する。

まず最初のスキャンサイクルでは、一般処理用ＣＰＵ５
によりハードウェアチエツク、イニシャライズ、コンパ
イラ起動（Ａ）を行い、Ｓ１Ｍ２のシーケンス命令を専
用実行命令にコバイルしてＲＩＭ８に格納する。

次に一般処理用ＣＰＵ５は共有データ転送を開始するた
め、ＰＩＵ９のＤＭＡ機能に対して、転送に必要なパラ
メータを設定する（Ｂ）、この転送に必要なパラメータ
とは転送先メモリの指定と、その先頭アドレス、転送元
メモリの指定とその先頭アドレス、及び転送ワード数か
らなる。

また一方向でのメモリ転送が完了したあと、逆方向のメ
モリ転送も自動的に行うことができる。

この場合ＰＩＵ９に２つのＤＭＡ機能を内蔵し、夫々の
ＤＭＡ機能にパラメータを設定する。

このパラメータ設定が完了したあと、一般処理用ＣＰＵ
５はＰＩＵ９に対してＤＭＡ起動命令を発生する（Ｃ）
。ＰＩＵ９はＤＭＡ起動命令を受は取ると、一般処理用
ＣＰＵ５にバス使用要求を出し、一般処理用ＣＰＵ５は
この要求を受は取ると、処理動作を停止してバスを開放
する（Ｅ）。

ＰＩＵ９は一般処理用ＣＰＵ５がバスを開放したことを
確認してＤＭＡの実行を開始する（Ｄ）。

ＰＩＵ９のＤＭＡ機能では１ワードのメモリ間転送を１
バスサイクルで実現でき、その例として０Ｍ４から３７
Ｍ３に出力データを転送するときのＰＩＵ９と０Ｍ４，
３７Ｍ３との関係を第８図、第９図に示す。これら、第
８図、第９図に示すようにＰＩＵ９から０Ｍ４の読み出
しアドレスを０Ｍ４に送る■とともに、０Ｍ４にチップ
セレクト信号口を送出し■、更に読み出し信号順を送り
■、０Ｍ４ではメモリアクセスタイムＴ０を経て０Ｍ４
からデータを読み出し、その読み出しデータをＰＩＵ９
へ転送■させる。

一方ＰＩＵ９は３７Ｍ３の書き込みアドレスを３７Ｍ３
に送り■、とともにこの３７Ｍ３にチップセレクト信号
口を送出し■、更に書き込み信号型を３７Ｍ３に送り■
、しかる後に上記ＤＭ４がら読み出したデータ■を３７
Ｍ３に書き込みデータ■として転送して書き込むのであ
る。

このようにしてＤＭＡが終了すると、共有データ転送は
終わり、この終了により一般処理用ｃＰＵ５は再度アク
ティブ状態となる。

アクティブになった一般処理用ＣＰＵ５は演算専用ＣＰ
Ｕ８に対し、ＩＦＵＩＯ（７）ＲＩＭＰＣＩＯａの設定
、動作モードの指定など内部の特権レジスタに起動開始
前にパラメータを設定する（第７図（Ｆ））。

演算専用ＣＰＵ８はシステムリセット信号を受けると自
動的に停止してバス開放フラグを立ててバス開放状態に
入る。この演算専用ＣＰＵ８が停止しているか、アクテ
ィブがは演算専用ＣＰＵ８のイネーブル信号で判断でき
、停止状態では一般処理用ＣＰＵ５が演算専用ＣＰＵ８
内部の特権レジスタに対するアクセスが可能となるアー
キテクチャを持つことになる。第６図のφ１〜φ６はフ
ェーズを示す。

さて各種レジスタの選択にはアドレスが必要となるが、
このアドレスをＤＭ４のアドレスとして共有して、停止
の時はアドレスが入力方向となるようにしておく。ＣＣ
ＵＩＩは内部特権レジスタの選択と書き込み、読み出し
クロックをアドレスバスのデコード機能と、演算専用Ｃ
ＰＵ８に対するチップセレクト信号３と、書き込み信号
冒と、読み出し信号面とにより発生させる。

演算専用ＣＰＵ８の内部特権レジスタに対するパラメー
タ設定が完了すると、演算専用ｃｐｕｓの起動命令を発
生する（第７図（Ｇ））。この起動命令はＣＣＵＩＩが
アドレスのデコードと、チップセレクト信号口により判
定して、演算専用ＣＰＵ８のイネーブル信号のフラグを
アクティブ状態にセットし、予め設定されたプログラム
カウンタの内容に基づいた命令のフェッチ、デコード、
実行のパイプライン制御を開始する（第７図（Ｈ））。

第／Ｏ図はこの演算専用ＣＰＵ８の起動命令を一般処理
用ＣＰＵ５が出力したときの起動シーケンスのタイムチ
ャートを示し、この起動シーケンスではチップセレクト
信号口が第／Ｏ図（ｆ）に示すように出力されるととも
に第／Ｏ図（ｋ）に示すようにデータバスがイネーブル
されてアドレスのデコード出力が為され、起動命令が第
／Ｏ図（ｅ）に示すように出力されたとき、これらがＣ
ＣＵＩＩの内部ラッチによって第／Ｏ図（ｇ）、（ｈ）
に示すようにラッチされ、その後第／Ｏ図（ｉ）に示す
ように演算専用ＣＰＵ８のイネーブル信号が“Ｈ”とな
ったとき、演算専用ｃｐｕｓはホールド状態からアクテ
ィブ状態になる。

尚第／Ｏ図（ａ）はクロックＣＬＫを示し、第／Ｏ図（
ｂ）はシステムリセット信号を示し、第／Ｏ図（Ｃ）は
演算専用ＣＰＵ８の内部リセット信号を示し、また第／
Ｏ図（ｄ）は１バスサイクルを決めるフェーズφ１〜φ
６を示す。

さてイネーブル信号が“°Ｈ”になった最初の１バスサ
イクルはクロック調停及びバス切り替え調停サイクルで
あり、このサイクルのフェーズφ５で初めてプログラム
カウンタＲＩＭＰＣ／Ｏａの内容が出力されて命令フェ
ッチを開始する。第／Ｏ図（ｊ＞はこのときのＤＭ４及
びＲＩＭ７に対する演算専用ｃｐｕｓのアドレスイネー
ブル信号を示す。

さて上記最初の調停サイクルではプログラムカウンタＲ
ＩＭＰＣ／Ｏａの歩進は、演算専用ｃｐＵ８のプログラ
ムカウンタステータス及びデコードステータスに対応し
た第／Ｏ図（ｎ）に示すように停止（ＰＣＨＬＴ）　Ｌ
、また命令フェッチも禁止（Ｆｉｎｎ）する。

次のサイクルでは起動初期サイクルＭ１に入り、このサ
イクルＭ１では命令フェッチは許可（Ｆ−）となり、Ｒ
ＩＭＰＣｌｏａは第／Ｏ図（１）に示すように歩道（Ｐ
Ｃｉｎｅ）する。但し、この場合内部のＢＰＵ１３．Ｍ
ＰＵ１４からのデコード情報は起動初期サイクルＭ１で
は演算専用ｃｐｕｓのバスステータス及びコントロール
ステータスに対応して第／Ｏ図（ｍ）で示すように無効
（Ｄｉｎｅ）となる。

この起動初期サイクルＭ１が終わると、通常実行サイク
ルＭ２に入る。この通常実行サイクルＭ２からは命令を
フェッチした内容に基づいて判定し、次の命令のブリフ
ェッチ及びＲＩＭＰＣ／Ｏａの更新は命令のデコード結
果から判定されることになる。つまりこの通常実行サイ
クルＭ２ではデコードが有効状Ｆｆｆｔ（Ｄ、、）とな
る。この次のサイクルＭ３ではサイクルＭ１でフェッチ
された内容が実行（Ｅ、、）される。

一方一般処理用ＣＰＵ５は演算専用ＣＰＵ８が命令を実
行している間Ｉ／Ｏサービスと周辺サービスの主要タス
クを処理する（第７図（Ｉ））。

この処理過程で更新されるＩ／Ｏデータは８７Ｍ３に一
時的に格納される。このＩ／Ｏサービス又は周辺サービ
スの処理の間に、演算専用ＣＰＵ８からの処理要求があ
れば、その処理要求の内容を演算専用ＣＰＵ８の内部特
権レジスタから読み出し、即時に処理を行う。この処理
要求は一般処理用ＣＰＵ８に対する割込み信号となる（
第７図（Ｋ））。

一方処理要求した演算専用ＣＰＵ８は停止し、バスを開
放した状態とする。この処理要求を発生する場合は、一
般処理用ＣＰＵ５が実行する特殊命令をフェッチしたと
き、又は割込み信号の検出、演算エラーの発生時などの
例外事象の起きたときであり、演算専用ｃｐｕｓはバス
の開放フラグを第１１図（Ｃ）に示すようにセットし、
このバスの開放フラグを処理要求信号とすると同時に命
令の最終実行サイクルの次のサイクルで、演算専用ｃｐ
ｕｓのイネーブル信号を第１１図（ｇ）に示すように“
し”にしてバスを開放し、アクティブ状態からホールド
状態とする。第１１図（ａ＞はクロックＣＬＫ、第１１
図（ｂ）はフェーズを示す。また第１１図（ｄ）は演算
専用ＣＰＵ８の起動ラッチの状態を、第１１図（ｅ）は
アドレスバスイネーブル信号を、第１１図（ｆ＞はデー
タバスイネーブル信号を夫々示す。

尚演算専用ＣＰＵ８はユーザプログラムの最終となる終
了命令に相当する専用実行命令を検出すると、総ての命
令実行の終了フラグをセットして停止し、バスを開放す
る。この場合でも処理要求を出力する。一般処理用ＣＰ
Ｕ５はこの命令実行の終了フラグがセットされているこ
とを検出すると、最初の共有データ転送に戻ることにな
るく第７図（Ｊ））。

次に従来例と比較するために転送命令の実行について説
明する。

まず本発明実施例では専用実行命令として、３２ｂｉｔ
のＬＤ命令と、５ＴＯＲ命令の二つの命令に転送命令が
対応付けられ、最初のＬＤ命令は第１２図に示すように
ＬＤ命令の実行、演算ステージでプリフェッチされてお
り、所要バスサイクル数としては従来例で説明したオペ
コードの場合と全く同じ理由により含まれない。ＬＤ命
令は次のサイクルで実行、演算ステージに遷移して実行
処理され、同時にその実行、演算ステージのサイクルで
、次の５ＴＯＲ命令をプリフェッチする。

つまりＬＤ命令の処理は最初の実行、演算ステージで完
了するので、同時に次の命令をプリフェッチすることが
できる。次の命令、つまり５ＴＯＲ命令もその次のサイ
クルで実行、演算ステージに遷移して実行され、しかも
実行が完了するので、その次の命令をプリフェッチする
ことができる。

従ってＬＤ命令と５ＴＯＲ命令の実行、演算ステージは
２バスサイクルで完了することになる。

第１３図（ａ）、（ｂ）はＳＩＭ２に格納している１５
ワード（１６ｂｉｔ＝１ワード）構成（オペコードＭＶ
、下位オペラントド、上位オペランド、下位オペランド
、上位オペランド）の転送命令を、第１３図（ｂ）に示
すようにＬＤ命令と、５ＴＯＲ命令とからなる２ワード
構成（３２ｂｉｔ＝１ワード）の専用実行命令にコンパ
イルして、ＲＩＭ７に格納した状態を示す。

而して本実施例では上記転送命令の実行においては従来
例の６バスサイクル〜７バスサイクルの所要サイクルを
２バスサイクルに低減できて、３倍以上の高速性能が得
られた。

また実行専用実行命令セットを有用な命令に単純化する
ＲＩＳＣ型プロセッサのアーキテクチャを取り入れてい
る本発明では３２ｂ　ｉ　ｔの命令はオペコード部のｂ
ｉｔエリアを小さくすることができ、そのため従来のシ
ーケンス命令のオペラン確保することができ、また大部
分の命令を１ワードの命令フェッチの後、実行、演算ス
テージに遷移することができるのある。また実行、演算
ステージが連続的につながっていることは、パイプライ
ン性が完全であることを意味することになり、従って１
ワードの命令で、実行、演算ステージの連続状態を維持
できることは、分岐割込み等の例外情報によるロスが少
なくて済み、またパイプライン段、数も少なくでき、更
に命令キューや、ＦＩＦＯが不要であるため、ハードウ
ェア量を小さくすることができ、また命令の前後関係に
依存せず、高効率パイプラインが可能で、コンパイラも
容易となる。

さて上記の説明では応用命令の−っである転送命令の処
理についてであったが、基本命令では多くの命令が一つ
のソースコードの中に、オペコード部とオペランド部と
が含まれているため、従来例でも１バスサイクルでハー
ドワイヤーロジックにより処理することができため、基
本命令と応用いると考えた場合、従来例では平均４バス
サイクルであるが、本発明では応用命令を３バスサイク
ルと見積もっても平均２バスサイクルとなり、従来例に
比べて半分のバスサイクル数で実現でき、更に一つのバ
スサイクルに必要な時間はマイクロコードメモリに対す
るアクセスタイムを考慮する必要がなく、ＲＩＭ７のＲ
ＡＭアクセスタイムと、ＤＭ４のＲＡＭアクセスタイム
とを考慮するだけで良い。またＲＡＭキャッシュメモリ
が適用できる、高速ＳＲＡＭを使用することも可能とな
るので、従来のバスサイクルタイムに比べて大幅に短縮
できる。

次にサイクリック演算方式のプログラマブルコントロー
ラで使用した場合のスキャンタイムについて考察する。

本発明では上述したようにＰＩＵ９が一般処理用ＣＰＵ
５と、その使用するメモリである３７Ｍ３と、演算専用
ＣＰＵ８が使用するＤＭ４との夫々のメモリバスを分離
する機能をもっており、ＰＩＵ９による並列処理を行っ
たときのスキャンタイム構成は第１４図に示すようにな
り、一般処理用ＣＰＵ５がＩ／Ｏサービス、周辺サービ
ス等の主要タスクを３７Ｍ３を使用して実現する一方、
演算専用ＣＰＵ８がＲＩＭ７とＤＭ４とを使用して命令
処理のタスクを並列処理を行っている。

ここで共有データとして４にワード（１ワード＝１６ｂ
ｉｔ）をＰＩＵ９のＤＡＭ機能により３７Ｍ３とＤＭ４
間のメモリ転送を１ワード当たり１２５ｎｓで実現した
場合、共有データの転送に要する時間は０．５ｍｓとな
る。尚実際の共有データとしては、Ｉ／Ｏ点数、リンク
データ点数、モニタ用のデータエリア容量を考えると４
にワードで十分であり、第１８図で示したトータルスキ
ャンタイムに各タスクの所要時間を割り当てると、トー
タルスキャンタイムＴは４．５ｍｓなる。

このようにＰＩＵ９と演算専用ＣＰＵ８により、応答を
決めるスキャンタイムはデバイスの応答性能に依存せず
、従来例に比べて半分以下で実現できる。第１４図では
演算専用ＣＰＵ８が命令処理に必要とする時間が一般処
理用ＣＰＵ５がＩ／Ｏサービスと周辺サービスの処理に
必要とする時間に比べて長い場合、一般処理用ＣＰＵ５
が終了待ちとなって、演算専用ｃｐｕｓから出力される
終了信号■をモニタしており、逆に命令処理が短い場合
は演算専用ｃｐｕｓが■の終了信号を出力した状態で停
止している。この停止状態とはメモリバスを開放してい
る状態である。そして一般処理用ＣＰＵ５はＩ／Ｏサー
ビス、周辺サービスが終了すると、実行終了■を検出し
、最初の共有データ転送に移行する。

共有データ転送は第９図で説明した通、ってあり、共有
データ転送が終了すると、一般処理用ＣＰＵ５が演算専
用ＣＰＵ８に対して実行起動命令■を第１３図に示すよ
うに出力することになり、演算専用ｃｐｕｓは実行を開
始するのである。

一般処理用ＣＰＵ５は３７Ｍ３を使用して専用のＩ／Ｏ
サービス、周辺サービスを行い、この主要タスクが完了
した後、演算専用ＣＰＵ９の実行終了■を検出し、一つ
のスキャンサイクルが終了するのである。

［発明の効果］ 本発明は本シーケンス命令をコンパイルした専用実行命
令を演算専用ＣＰＵがパイプライン制御により処理する
ため、マイクロコードフェッチが不要であって、１ワー
ドの命令解読と実行が可能なことによる高効率なパイプ
ライン制御が行え、所要バスサイクルを少なくでき、高
速処理が実現できるという効果があり、またソースコー
ドを直接実行せず、コンパイルされた専用実行命令を実
行するためソースコードに制約されないアーキテクチャ
を実現することができ、結果ソースコードの追加、変更
に対してコンパイラで柔軟に対応することが可能となる
という効果があり、更に大半の命令セットを１ワードで
実行することが可能となることにより、パイプライン段
数を小さくすることができて多くのキューやＦＩＦＯが
不要となり、そのためハードウェアの量を小さくするこ
とができ、また命令の前後関係に依存せず、パイプライ
ン性を保つことが可能となって、コンパイラが容易にで
きるという効果があり、しかも並列処理を行う前に同時
に両ＣＰＵが所有するメモリのアドレスを各別に出力し
て両ＣＰＵで共有するデータをＤＭＡにより転送し、こ
の転送終了後両ＣＰＵが並列処理を行う場合に両ＣＰＵ
が所有するメモリのバスを分離する周辺プロセッサによ
り１バスサイクルで１ワードのメモリ間の転送が実現で
き、更に主要タスクを命令処理と並列に行うことにより
命令処理の高速化した効果をスキャン“タイムに直接反
映することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例の概略構成図、第２図は同上の
演算専用ＣＰＵの内部構成図、第３図は同上の実行コー
ドのフォーマット説明図、第４図は同上の演算専用ＣＰ
Ｕの各ユニットの信号系を示す構成図、第５図は同上の
演算専用ＣＰＵの内−部の信号の状態説明図、第６図は
同上の一般処理用ＣＰＵと演算専用ＣＰＵのインタフェ
ースの説明図、第７図は同上の動作説明用フローチャー
ト、第８図、第９図は同上の共有データ転送の説明用タ
イムチャート、動作説明図、第／Ｏ図、第１１図は同上
の演算専用ＣＰＵの動作説明用タイムチャート、第１２
図は同上における転送命令の処理説明図、第１３図は同
上における転送命令のコンパイル過程の説明図、第１４
図は同上におけるスキャンタイムの説明図、第１５図は
従来例の概略構成図、第１６図は同上の転送命令の説明
図、第１７図は同上の転送命令の処理説明図、第１８図
は同上のトータルスキャンタイムの説明図である。 ２はシーケンス命令メモリ、３はシステムメモリ、４は
データメモリ、５は一般処理用メモリ、７は専用実行命
令メモリ、８は演算専用ＣＰＵ、９は周辺プロセッサで
ある。

Claims (1)

【特許請求の範囲】
1. （１）ソースコードのシーケンス命令を格納するシーケ
   ンス命令メモリと、ＯＳを格納するとともにワークエリ
   アを確保するためのシステムメモリと、上記ソースコー
   ドのシーケンス命令をコンパイルして得られた専用実行
   命令を格納する専用実行命令メモリと、実行時に専用実
   行命令メモリに格納された上記専用実行命令をパイプラ
   イン制御により実行する演算専用ＣＰＵと、該演算専用
   ＣＰＵが実行中に使用するデータメモリと、上記シーケ
   ンス命令を最初のスキャンサイクルでコンパイルして専
   用実行命令メモリに格納させ、演算専用ＣＰＵの命令処
   理中に並列してＩ／Ｏサービス、周辺サービスの主要タ
   スクを上記システムメモリを使用して処理する一般処理
   用ＣＰＵと、上記両ＣＰＵが夫々所有するメモリのアド
   レスバスとデータバスの信号を各別に持ち上記並列処理
   を行う前に両ＣＰＵが所有するメモリのアドレスを同時
   に各別に出力して両ＣＰＵで共有するデータをＤＭＡに
   より転送するとともに、この転送終了後両ＣＰＵが並列
   処理を行う場合に両ＣＰＵが所有するメモリのバスを分
   離する周辺プロセッサとを備えたことを特徴とするプロ
   グラマブルコントローラ。