JPH0776943B2 - キャッシュ・メモリを備えたデータ処理システムのシステム・メモリのテスト方法及びキャッシュ・メモリを備えたデータ処理システム - Google Patents
キャッシュ・メモリを備えたデータ処理システムのシステム・メモリのテスト方法及びキャッシュ・メモリを備えたデータ処理システムInfo
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- JPH0776943B2 JPH0776943B2 JP3290407A JP29040791A JPH0776943B2 JP H0776943 B2 JPH0776943 B2 JP H0776943B2 JP 3290407 A JP3290407 A JP 3290407A JP 29040791 A JP29040791 A JP 29040791A JP H0776943 B2 JPH0776943 B2 JP H0776943B2
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- Japan
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- memory
- cache
- cache memory
- data processing
- processing system
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュ・メモリを
備えたデータ処理システムに係り、特に、システム・メ
モリのテストにに関する。
備えたデータ処理システムに係り、特に、システム・メ
モリのテストにに関する。
【０００２】
【従来の技術】パーソナル・コンピュータ等のデータ処
理システムでは電源投入時にシステム・メモリ（メイン
・メモリ）のテストが行なわれることが通常である。こ
のシステム・メモリ・テストのためのプログラムは、通
常、ＰＯＳＴ（パワー・オン・セルフ・テスト）プログ
ラムに含まれており、このテストは、システム・メモリ
に所定のパターンのデータを書き込んだ後に読み出し、
正しい読み書きが実行されたか否かを確かめることによ
り行われる。従って、システム・メモリに実際にデータ
を読み書きする必要があり、データ処理システムにキャ
ッシュ・メモリが備えられている場合には、そのキュッ
シュ・メモリをディセーブルした上でシステム・メモリ
のテストを行っていた。そのため、通常のプログラムの
実行については速い実行速度を期待できるキャッシュ・
メモリ付きデータ処理システムでも、システム・メモリ
のテスト・プログラムの実行については速い実行速度を
期待できなかった。
理システムでは電源投入時にシステム・メモリ（メイン
・メモリ）のテストが行なわれることが通常である。こ
のシステム・メモリ・テストのためのプログラムは、通
常、ＰＯＳＴ（パワー・オン・セルフ・テスト）プログ
ラムに含まれており、このテストは、システム・メモリ
に所定のパターンのデータを書き込んだ後に読み出し、
正しい読み書きが実行されたか否かを確かめることによ
り行われる。従って、システム・メモリに実際にデータ
を読み書きする必要があり、データ処理システムにキャ
ッシュ・メモリが備えられている場合には、そのキュッ
シュ・メモリをディセーブルした上でシステム・メモリ
のテストを行っていた。そのため、通常のプログラムの
実行については速い実行速度を期待できるキャッシュ・
メモリ付きデータ処理システムでも、システム・メモリ
のテスト・プログラムの実行については速い実行速度を
期待できなかった。
【０００３】また、高機能のＣＰＵを採用したパーソナ
ル・コンピュータであっても、キャッシュ・メモリをデ
ィセーブルした場合、即ち、従来方法によりシステム・
メモリのテストを行う場合は、メモリ・テストの実行速
度が高性能ＣＰＵを採用したにも拘らずむしろ低下する
場合があった。このような場合の例は、フェッチ・キュ
ー（先読みしたプログラムをＣＰＵ内部で保持しておく
回路）が１６バイトのＣＰＵからフェッチ・キューが３
２バイトのＣＰＵに変更した場合に観測される。フェッ
チ・キューが３２バイトのＣＰＵでは、フェッチ・キュ
ーと内部キャッシュ・メモリとが１２８ビット（１６バ
イト）で接続されていれば、高速にフェッチ・キューを
満たすことができる。しかしながら、データ・バスのビ
ット幅が共に３２ビット（４バイト）であれば、フェッ
チ・キューを満たすためには、１６バイトのフェッチ・
キューを有するＣＰＵでは４回のメモリ・リードで済む
のに対して、３２バイトのフェッチ・キューを有するＣ
ＰＵでは８回のメモリ・リードを要する。ＣＰＵのＪＭ
Ｐ命令の度にフェッチ・キューの内容は全てクリアーに
され、フェッチ・キューを再度満たさなければならな
い。従って、キャッシュ・メモリをディセーブルしてメ
モリ・テストを行うと、高機能ＣＰＵの場合の方が実行
速度が遅くなるのである。
ル・コンピュータであっても、キャッシュ・メモリをデ
ィセーブルした場合、即ち、従来方法によりシステム・
メモリのテストを行う場合は、メモリ・テストの実行速
度が高性能ＣＰＵを採用したにも拘らずむしろ低下する
場合があった。このような場合の例は、フェッチ・キュ
ー（先読みしたプログラムをＣＰＵ内部で保持しておく
回路）が１６バイトのＣＰＵからフェッチ・キューが３
２バイトのＣＰＵに変更した場合に観測される。フェッ
チ・キューが３２バイトのＣＰＵでは、フェッチ・キュ
ーと内部キャッシュ・メモリとが１２８ビット（１６バ
イト）で接続されていれば、高速にフェッチ・キューを
満たすことができる。しかしながら、データ・バスのビ
ット幅が共に３２ビット（４バイト）であれば、フェッ
チ・キューを満たすためには、１６バイトのフェッチ・
キューを有するＣＰＵでは４回のメモリ・リードで済む
のに対して、３２バイトのフェッチ・キューを有するＣ
ＰＵでは８回のメモリ・リードを要する。ＣＰＵのＪＭ
Ｐ命令の度にフェッチ・キューの内容は全てクリアーに
され、フェッチ・キューを再度満たさなければならな
い。従って、キャッシュ・メモリをディセーブルしてメ
モリ・テストを行うと、高機能ＣＰＵの場合の方が実行
速度が遅くなるのである。
【０００４】
【解決しようとする問題点】本発明の目的は、キャッシ
ュ・メモリを備えたデータ処理システムのシステム・メ
モリのテストを迅速に行えるようにすることである。
ュ・メモリを備えたデータ処理システムのシステム・メ
モリのテストを迅速に行えるようにすることである。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るシステム・メモリのテスト方法は、テ
スト・プログラムの実行に際してテスト・プログラム中
のコード部分についてはキャッシュ・メモリに取り込む
が、データ部分についてはキャッシュ・メモリに取り込
まないようにした。
め、本発明に係るシステム・メモリのテスト方法は、テ
スト・プログラムの実行に際してテスト・プログラム中
のコード部分についてはキャッシュ・メモリに取り込む
が、データ部分についてはキャッシュ・メモリに取り込
まないようにした。
【０００６】また、本発明に係るデータ処理システム
は、ＣＰＵと、前記ＣＰＵにより実行されるプログラム
を記憶するためのシステム・メモリと、前記ＣＰＵが前
記プログラムのコード部分にアクセスするかデータ部分
にアクセスするかを示すコード／データ信号を少なくと
も発生するための状態信号発生手段と、キャッシュ・メ
モリと、前記キャッシュ・メモリをイネーブルあるいは
ディセーブルする信号を発生するためのキャッシュ制御
信号発生手段と、を有し、前記キャッシュ制御信号発生
手段を、前記状態信号発生手段の出力信号に応答可能に
した。
は、ＣＰＵと、前記ＣＰＵにより実行されるプログラム
を記憶するためのシステム・メモリと、前記ＣＰＵが前
記プログラムのコード部分にアクセスするかデータ部分
にアクセスするかを示すコード／データ信号を少なくと
も発生するための状態信号発生手段と、キャッシュ・メ
モリと、前記キャッシュ・メモリをイネーブルあるいは
ディセーブルする信号を発生するためのキャッシュ制御
信号発生手段と、を有し、前記キャッシュ制御信号発生
手段を、前記状態信号発生手段の出力信号に応答可能に
した。
【０００７】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２には本発明に係るデータ処理システムの一実
施例が示されている。図中、データ処理システムは、マ
イクロプロセッサ（ＣＰＵ）１０、ＤＭＡコントローラ
１２、メモリ・コントローラ１４、システム・コントロ
ーラ１６、タイミング信号線２２、ＰＯＳＴ(パワー・
オン・セルフ・テスト）プログラム及びＢＩＯＳ(基本
入出力システム)を記憶するためのＲＯＭ２４、メモリ
・バス２６、システム・バス２８、システム・メモリ３
０、及び、拡張カード３２を有している。
する。図２には本発明に係るデータ処理システムの一実
施例が示されている。図中、データ処理システムは、マ
イクロプロセッサ（ＣＰＵ）１０、ＤＭＡコントローラ
１２、メモリ・コントローラ１４、システム・コントロ
ーラ１６、タイミング信号線２２、ＰＯＳＴ(パワー・
オン・セルフ・テスト）プログラム及びＢＩＯＳ(基本
入出力システム)を記憶するためのＲＯＭ２４、メモリ
・バス２６、システム・バス２８、システム・メモリ３
０、及び、拡張カード３２を有している。
【０００８】図１には前記実施例の要部がより詳細に示
されている。図中、マイクロプロセッサ１０にはキャッ
シュ・メモリ４０及び状態信号発生手段４２が内蔵され
ている。キャッシュ・メモリ４０は、ＣＰＵ１０に入力
するキャッシュ制御信号（ロー・アクティブ）によりイ
ネーブル（キャッシュ制御信号がロー・レベル）あるい
はディセーブル（キャッシュ制御信号がハイ・レベル）
されるようになっている。状態信号発生手段４２は、Ｃ
ＰＵ１０がシステム・メモリ３０内に記憶されているプ
ログラムのコード部分にアクセスするかデータ部分にア
クセスするかを示すデータ／コード信号（＋Ｄ／−Ｃ信
号）を発生する。＋Ｄ／−Ｃ信号がハイ・レベルのとき
は、ＣＰＵがデータ部分にアクセスすることを示し、＋
Ｄ／−Ｃ信号がロー・レベルのときは、ＣＰＵがコード
部分にアクセスすることを示している。この他に、状態
信号発生手段４２は、ＣＰＵ１０が出力しているアドレ
ス信号がメモリ・アドレス信号なのかＩＯアドレス信号
なのかを示すメモリ／ＩＯ信号（＋Ｍ／−ＩＯ信号）を
発生する。＋Ｍ／−ＩＯ信号がハイ・レベルのときは、
ＣＰＵ１０の出力しているアドレス信号がメモリ・アド
レスであることを示し、＋Ｍ／−ＩＯ信号がロー・レベ
ルのときは、ＣＰＵ１０の出力しているアドレス信号が
ＩＯアドレスであることを示している。
されている。図中、マイクロプロセッサ１０にはキャッ
シュ・メモリ４０及び状態信号発生手段４２が内蔵され
ている。キャッシュ・メモリ４０は、ＣＰＵ１０に入力
するキャッシュ制御信号（ロー・アクティブ）によりイ
ネーブル（キャッシュ制御信号がロー・レベル）あるい
はディセーブル（キャッシュ制御信号がハイ・レベル）
されるようになっている。状態信号発生手段４２は、Ｃ
ＰＵ１０がシステム・メモリ３０内に記憶されているプ
ログラムのコード部分にアクセスするかデータ部分にア
クセスするかを示すデータ／コード信号（＋Ｄ／−Ｃ信
号）を発生する。＋Ｄ／−Ｃ信号がハイ・レベルのとき
は、ＣＰＵがデータ部分にアクセスすることを示し、＋
Ｄ／−Ｃ信号がロー・レベルのときは、ＣＰＵがコード
部分にアクセスすることを示している。この他に、状態
信号発生手段４２は、ＣＰＵ１０が出力しているアドレ
ス信号がメモリ・アドレス信号なのかＩＯアドレス信号
なのかを示すメモリ／ＩＯ信号（＋Ｍ／−ＩＯ信号）を
発生する。＋Ｍ／−ＩＯ信号がハイ・レベルのときは、
ＣＰＵ１０の出力しているアドレス信号がメモリ・アド
レスであることを示し、＋Ｍ／−ＩＯ信号がロー・レベ
ルのときは、ＣＰＵ１０の出力しているアドレス信号が
ＩＯアドレスであることを示している。
【０００９】メモリ・コントローラ１４はアドレス・デ
コーダ５０とキャッシュ制御信号発生手段６０を有して
いる。アドレス・デコーダ５０は、ＣＰＵ１０からのア
ドレス信号をデコードし、ＣＰＵ１０の出力するアドレ
スの値に応じて＋キャツシュ／−非キャッシュ信号を出
力する。即ち、アドレス・デコーダ５０はアドレスの値
に応じてキャッシュするか否かを指定するための回路で
ある。＋キャツシュ／−非キャッシュ信号がハイ・レベ
ルのときはキャツシュ機能を働かせるアドレスであるこ
とを示し、＋キャツシュ／−非キャッシュ信号がロー・
レベルのときはキャツシュ機能を働かせないアドレスで
あることを示している。どのようなアドレスでキャツシ
ュ機能を働かせ、どのようなアドレスでキャツシュ機能
を働かせないかは、データ処理システムの構成により異
なるが、例えば、拡張カード３２上のメモリのアドレス
はキャツシュ機能を働かせないことが通常である。
コーダ５０とキャッシュ制御信号発生手段６０を有して
いる。アドレス・デコーダ５０は、ＣＰＵ１０からのア
ドレス信号をデコードし、ＣＰＵ１０の出力するアドレ
スの値に応じて＋キャツシュ／−非キャッシュ信号を出
力する。即ち、アドレス・デコーダ５０はアドレスの値
に応じてキャッシュするか否かを指定するための回路で
ある。＋キャツシュ／−非キャッシュ信号がハイ・レベ
ルのときはキャツシュ機能を働かせるアドレスであるこ
とを示し、＋キャツシュ／−非キャッシュ信号がロー・
レベルのときはキャツシュ機能を働かせないアドレスで
あることを示している。どのようなアドレスでキャツシ
ュ機能を働かせ、どのようなアドレスでキャツシュ機能
を働かせないかは、データ処理システムの構成により異
なるが、例えば、拡張カード３２上のメモリのアドレス
はキャツシュ機能を働かせないことが通常である。
【００１０】キャッシュ制御信号発生手段６０はレジス
タ５２、ＡＮＤ回路５４、３入力ＮＯＲ回路５６、ＮＡ
ＮＤ回路５８、ＮＯＴ回路６２、ＮＯＲ回路６４、及び
ＯＲ回路６６を有している。レジスタ５２は、ＣＰＵ１
０によりアクセス可能なＩＯ空間内の所定のアドレスに
配置された、所謂Ｉ／Ｏレジスタである。但し、ＣＰＵ
１０の構成によってはメモリ空間内に配置されてもよ
い。また、レジスタ５２は例えば８ビットのデータ幅を
有し、それらのビット値によりキャッシュ・メモリ４０
に関連する種々の機能を指定する。レジスタ５２の８ビ
ットの内でビット２とビット０はキャッシュ・コントロ
ール・ビットである。図３に示されるように、ビット２
の値が０のときはコード部分のみがキャッシュされ、ビ
ット２の値が１のときはコード部分とデータ部分の両方
がキャッシュされる。また、ビット０の値が０のときは
キャッシュ機能はイネーブルされ、ビット０の値が１の
ときはキャッシュ機能はディセーブルされる。但し、ビ
ット２の値による上述のような指定は、ビット０の値が
０即ちキャッシュ機能がイネーブルされることが指定さ
れている場合にのみ有効である。
タ５２、ＡＮＤ回路５４、３入力ＮＯＲ回路５６、ＮＡ
ＮＤ回路５８、ＮＯＴ回路６２、ＮＯＲ回路６４、及び
ＯＲ回路６６を有している。レジスタ５２は、ＣＰＵ１
０によりアクセス可能なＩＯ空間内の所定のアドレスに
配置された、所謂Ｉ／Ｏレジスタである。但し、ＣＰＵ
１０の構成によってはメモリ空間内に配置されてもよ
い。また、レジスタ５２は例えば８ビットのデータ幅を
有し、それらのビット値によりキャッシュ・メモリ４０
に関連する種々の機能を指定する。レジスタ５２の８ビ
ットの内でビット２とビット０はキャッシュ・コントロ
ール・ビットである。図３に示されるように、ビット２
の値が０のときはコード部分のみがキャッシュされ、ビ
ット２の値が１のときはコード部分とデータ部分の両方
がキャッシュされる。また、ビット０の値が０のときは
キャッシュ機能はイネーブルされ、ビット０の値が１の
ときはキャッシュ機能はディセーブルされる。但し、ビ
ット２の値による上述のような指定は、ビット０の値が
０即ちキャッシュ機能がイネーブルされることが指定さ
れている場合にのみ有効である。
【００１１】図１において、アドレス・デコーダ５０の
出力信号はＡＮＤ回路５４に入力される。ＡＮＤ回路５
４の他方の入力はＣＰＵ１０からの＋Ｍ／−ＩＯ信号で
ある。従って、ＡＮＤ回路５４の出力がハイ・レベルで
あるということは、ＣＰＵ１０からのアドレスがメモリ
・アドレスであり且つキャッシュすべき範囲内のメモリ
・アドレスであることを示している。
出力信号はＡＮＤ回路５４に入力される。ＡＮＤ回路５
４の他方の入力はＣＰＵ１０からの＋Ｍ／−ＩＯ信号で
ある。従って、ＡＮＤ回路５４の出力がハイ・レベルで
あるということは、ＣＰＵ１０からのアドレスがメモリ
・アドレスであり且つキャッシュすべき範囲内のメモリ
・アドレスであることを示している。
【００１２】ＣＰＵ１０からの＋Ｄ／−Ｃ信号はキャッ
シュ制御信号発生手段６０の３入力ＮＯＲ回路５６に入
力される。３入力ＮＯＲ回路５６の残りの２入力は何れ
もレジスタ５２の出力であり、その一方は＋キャッシュ
・ディセーブル／−イネーブル信号であり、他方は＋コ
ード・オンリー・キャッシュ・ディセーブル／−イネー
ブル信号である。図３のテーブルを参照しても理解され
る、＋キャッシュ・ディセーブル／−イネーブル信号
は、レジスタ５２のビット０の値が０のときにロー・レ
ベルであり、ビット０の値が１のときにハイ・レベルで
ある。また、＋コード・オンリー・キャッシュ・ディセ
ーブル／−イネーブル信号は、レジスタ５２のビット２
の値が０のときにロー・レベルであり、ビット２の値が
１のときにハイ・レベルである。但し、図３中にも注記
されているように、ビット２の値による機能指定は、ビ
ット０の値が０のとき即ちキャッシュ・イネーブルが指
定されているときにのみ有効である。また、ビット２の
値として０を書き込むように指示するのはＰＯＳＴプロ
グラム中のシステム・メモリのテスト用プログラムであ
る。
シュ制御信号発生手段６０の３入力ＮＯＲ回路５６に入
力される。３入力ＮＯＲ回路５６の残りの２入力は何れ
もレジスタ５２の出力であり、その一方は＋キャッシュ
・ディセーブル／−イネーブル信号であり、他方は＋コ
ード・オンリー・キャッシュ・ディセーブル／−イネー
ブル信号である。図３のテーブルを参照しても理解され
る、＋キャッシュ・ディセーブル／−イネーブル信号
は、レジスタ５２のビット０の値が０のときにロー・レ
ベルであり、ビット０の値が１のときにハイ・レベルで
ある。また、＋コード・オンリー・キャッシュ・ディセ
ーブル／−イネーブル信号は、レジスタ５２のビット２
の値が０のときにロー・レベルであり、ビット２の値が
１のときにハイ・レベルである。但し、図３中にも注記
されているように、ビット２の値による機能指定は、ビ
ット０の値が０のとき即ちキャッシュ・イネーブルが指
定されているときにのみ有効である。また、ビット２の
値として０を書き込むように指示するのはＰＯＳＴプロ
グラム中のシステム・メモリのテスト用プログラムであ
る。
【００１３】３入力ＮＯＲ回路５６の出力信号がハイ・
レベルになるのは３入力の信号の全てがロー・レベルの
ときである。即ち、レジスタ５２のビット０の値が０と
のきにＰＯＳＴがビツト２の値を０にし、更に、ＣＰＵ
１０がプログラムのコード部分にアクセスするときであ
る。３入力ＮＯＲ回路５６の出力はＯＲ回路６６を介し
てＮＡＮＤ回路５８の一方の入力につながっている。Ｎ
ＡＮＤ回路５８の他方の入力にはＡＮＤ回路５４の出力
がつなかっている。ＡＮＤ回路５４とＮＯＲ回路５６の
出力が共にハイ・レベルのときにはＮＡＮＤ回路５８の
出力がロー・レベルになる。ＮＡＮＤ回路５８の出力
は、ＣＰＵ１０へ送るキャッシュ制御信号であり、この
キャッシュ制御信号がロー・レベルのときにだけキャッ
シュ・メモリ４０が動作するようになっている。
レベルになるのは３入力の信号の全てがロー・レベルの
ときである。即ち、レジスタ５２のビット０の値が０と
のきにＰＯＳＴがビツト２の値を０にし、更に、ＣＰＵ
１０がプログラムのコード部分にアクセスするときであ
る。３入力ＮＯＲ回路５６の出力はＯＲ回路６６を介し
てＮＡＮＤ回路５８の一方の入力につながっている。Ｎ
ＡＮＤ回路５８の他方の入力にはＡＮＤ回路５４の出力
がつなかっている。ＡＮＤ回路５４とＮＯＲ回路５６の
出力が共にハイ・レベルのときにはＮＡＮＤ回路５８の
出力がロー・レベルになる。ＮＡＮＤ回路５８の出力
は、ＣＰＵ１０へ送るキャッシュ制御信号であり、この
キャッシュ制御信号がロー・レベルのときにだけキャッ
シュ・メモリ４０が動作するようになっている。
【００１４】また、ＯＲ回路６６の他方の入力にはＮＯ
Ｒ回路６４の出力がつながり、ＮＯＲ回路６４の一方の
入力は＋キャッシュ・ディセーブル／−イネーブル信号
であり、他方の入力は＋コード・オンリー・キャッシュ
・ディセーブル／−イネーブル信号がＮＯＴ回路６２に
より反転された信号である。従って、ＮＯＲ回路６４の
出力がハイ・レベルになるのは、＋キャッシュ・ディセ
ーブル／−イネーブル信号がロー・レベル（キャッシュ
・イネーブルの指定）であり、＋コード・オンリー・キ
ャッシュ・ディセーブル／−イネーブル信号がハイ・レ
ベルのときである。従って、この場合もキャッシュ・メ
モリ４０が動作するようになっている。但し、この場合
はコード部分だけがキャッシュされる訳ではない。
Ｒ回路６４の出力がつながり、ＮＯＲ回路６４の一方の
入力は＋キャッシュ・ディセーブル／−イネーブル信号
であり、他方の入力は＋コード・オンリー・キャッシュ
・ディセーブル／−イネーブル信号がＮＯＴ回路６２に
より反転された信号である。従って、ＮＯＲ回路６４の
出力がハイ・レベルになるのは、＋キャッシュ・ディセ
ーブル／−イネーブル信号がロー・レベル（キャッシュ
・イネーブルの指定）であり、＋コード・オンリー・キ
ャッシュ・ディセーブル／−イネーブル信号がハイ・レ
ベルのときである。従って、この場合もキャッシュ・メ
モリ４０が動作するようになっている。但し、この場合
はコード部分だけがキャッシュされる訳ではない。
【００１５】このような本実施例によれば、システム・
メモリ３０のテストを迅速に行うことができる。システ
ム・メモリ３０のテストに要する時間はシステム・メモ
リ３０の記憶容量の増大に伴って増大する。従って、図
４に示されるように、システム・メモリ３０の記憶容量
が増大する程、本実施例によるテスト時間の迅速化の効
果が顕著に現れることになる。また、テスト中のアドレ
ス（テスト・アドレス）を画面表示してテストの進行状
態を示す場合がある。この場合には、本実施例によれ
ば、テスト・アドレスが高速度で進行するので、システ
ム電源投入後にオペレータに対して最初に表示されるの
がテスト・アドレスであることからも、オペレータに対
して好印象を与えることができる。
メモリ３０のテストを迅速に行うことができる。システ
ム・メモリ３０のテストに要する時間はシステム・メモ
リ３０の記憶容量の増大に伴って増大する。従って、図
４に示されるように、システム・メモリ３０の記憶容量
が増大する程、本実施例によるテスト時間の迅速化の効
果が顕著に現れることになる。また、テスト中のアドレ
ス（テスト・アドレス）を画面表示してテストの進行状
態を示す場合がある。この場合には、本実施例によれ
ば、テスト・アドレスが高速度で進行するので、システ
ム電源投入後にオペレータに対して最初に表示されるの
がテスト・アドレスであることからも、オペレータに対
して好印象を与えることができる。
【００１６】尚、前記実施例では、キャッシュ・メモリ
がＣＰＵに内蔵されていたが、本発明が適用されるのは
キャッシュ・メモリがＣＰＵに内蔵されている場合に限
られず、キャッシュ・メモリがＣＰＵの外部に設けられ
ていてもよい。また、前記実施例ではキャッシュ・メモ
リは汎用キャッシュ・メモリであったが、本発明が適用
されるのは汎用キャッシュ・メモリに限られず、キャッ
シュ・メモリがコード用キャッシュ・メモリとデータ用
キャッシュ・メモリとの両方あるいは何れか一方から成
るものであってもよい。
がＣＰＵに内蔵されていたが、本発明が適用されるのは
キャッシュ・メモリがＣＰＵに内蔵されている場合に限
られず、キャッシュ・メモリがＣＰＵの外部に設けられ
ていてもよい。また、前記実施例ではキャッシュ・メモ
リは汎用キャッシュ・メモリであったが、本発明が適用
されるのは汎用キャッシュ・メモリに限られず、キャッ
シュ・メモリがコード用キャッシュ・メモリとデータ用
キャッシュ・メモリとの両方あるいは何れか一方から成
るものであってもよい。
【００１７】
【発明の効果】上述のように本発明によれば、キャッシ
ュ・メモリを備えたデータ処理システムのシステム・メ
モリのテストを迅速に行うことができる。
ュ・メモリを備えたデータ処理システムのシステム・メ
モリのテストを迅速に行うことができる。
【図１】本発明に係るデータ処理システムの一実施例の
要部の構成を示すブロック図である。
要部の構成を示すブロック図である。
【図２】前記実施例の全体構成を示すブロック図であ
る。
る。
【図３】前記実施例のレジスタ内に保持されるキャッシ
ュ・コントロール・ビットとキャツシュ制御の内容との
関係を示すテーブルである。
ュ・コントロール・ビットとキャツシュ制御の内容との
関係を示すテーブルである。
【図４】前記実施例によるシステム・メモリに要する時
間を従来例の場合と比較して示すグラフである。
間を従来例の場合と比較して示すグラフである。
１０ マイロクプロセッサ（ＣＰＵ） １２ ＤＭＡコントローラ １４ メモリ・コントローラ １６ システム・コントローラ １８ システム・クロック発振器 ２２ タイミング信号線 ２４ ＲＯＭ ２６ メモリ・バス ２８ システム・バス ３０ システム・メモリ ３２ 拡張カード ４０ キャッシュ・メモリ ４２ 状態信号発生手段 ５０ アドレス・デコーダ ５２ レジスタ ６０ キャッシュ制御信号発生手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 哲 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 (56)参考文献 特開 平２−17552（ＪＰ，Ａ) 特開 昭63−201850（ＪＰ，Ａ)
Claims (7)
- 【請求項１】ＣＰＵと、システム・メモリと、キャッシ
ュ・メモリと、を有するキャッシュ・メモリを備えたデ
ータ処理システムの前記システム・メモリをテストする
方法であって、テスト・プログラムの実行に際してテス
ト・プログラム中のコード部分については前記キャッシ
ュ・メモリに取り込むが、データ部分については前記キ
ャッシュ・メモリに取り込まないことを特徴とするキャ
ッシュ・メモリを備えたデータ処理システムのシステム
・メモリのテスト方法。 - 【請求項２】前記キャッシュ・メモリはデータ部分及び
コード部分の何れもキャッシュ可能な汎用キャッシュ・
メモリである、請求項１のキャッシュ・メモリを備えた
データ処理システムのシステム・メモリのテスト方法。 - 【請求項３】ＣＰＵと、前記ＣＰＵにより実行されるプ
ログラムを記憶するためのシステム・メモリと、前記シ
ステム・メモリのテストのためのプログラムを実行する
ときには前記ＣＰＵが該プログラムのコード部分にアク
セスするかデータ部分にアクセスするかを示すコード／
データ信号を発生するための状態信号発生手段と、キャ
ッシュ・メモリと、前記キャッシュ・メモリヘをイネー
ブルあるいはディセーブルする信号を発生するためのキ
ャッシュ制御信号発生手段と、を有するデータ処理シス
テムであって、前記キャッシュ制御信号発生手段は、前
記状態信号発生手段の出力信号に応答可能である、キャ
ッシュ・メモリを備えたデータ処理システム。 - 【請求項４】前記キャッシュ・メモリはデータ部分及び
コード部分の何れもキャッシュ可能な汎用キャッシュ・
メモリである、請求項３のキャッシュ・メモリを備えた
データ処理システム。 - 【請求項５】前記キャッシュ・メモリは前記ＣＰＵに内
蔵されている、請求項４のキャッシュ・メモリを備えた
データ処理システム。 - 【請求項６】前記状態信号発生手段は前記ＣＰＵに内蔵
されている、請求項３のキャッシュ・メモリを備えたデ
ータ処理システム。 - 【請求項７】前記キャッシュ制御信号発生手段は、前記
ＣＰＵによりアクセス可能なレジスタを有し、前記レジ
スタ内の値に応じて前記汎用キャッシュ・メモリをイネ
ーブルあるいはディセーブルする信号を発生する、請求
項６のキャッシュ・メモリを備えたデータ処理システ
ム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290407A JPH0776943B2 (ja) | 1991-10-11 | 1991-10-11 | キャッシュ・メモリを備えたデータ処理システムのシステム・メモリのテスト方法及びキャッシュ・メモリを備えたデータ処理システム |
| TW080108171A TW234173B (en) | 1991-10-11 | 1991-10-16 | Method for testing system memory |
| KR1019920016537A KR930008620A (ko) | 1991-10-11 | 1992-09-09 | 캐쉬 메모리(Cache Memory)를 갖는 데이타 처리 시스템에서 시스템 메모리 테스트 방법 및 캐쉬 메모리를 갖는 데이타 처리 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290407A JPH0776943B2 (ja) | 1991-10-11 | 1991-10-11 | キャッシュ・メモリを備えたデータ処理システムのシステム・メモリのテスト方法及びキャッシュ・メモリを備えたデータ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05127994A JPH05127994A (ja) | 1993-05-25 |
| JPH0776943B2 true JPH0776943B2 (ja) | 1995-08-16 |
Family
ID=17755619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3290407A Expired - Lifetime JPH0776943B2 (ja) | 1991-10-11 | 1991-10-11 | キャッシュ・メモリを備えたデータ処理システムのシステム・メモリのテスト方法及びキャッシュ・メモリを備えたデータ処理システム |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH0776943B2 (ja) |
| KR (1) | KR930008620A (ja) |
| TW (1) | TW234173B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200911157A (en) * | 2007-09-13 | 2009-03-16 | Nifco Taiwan Corp | Side-open buckle |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63201850A (ja) * | 1987-02-18 | 1988-08-19 | Matsushita Electric Ind Co Ltd | オンチツプキヤツシユメモリ |
| JPH0217552A (ja) * | 1988-07-06 | 1990-01-22 | Nec Corp | 性能データ計測方式 |
-
1991
- 1991-10-11 JP JP3290407A patent/JPH0776943B2/ja not_active Expired - Lifetime
- 1991-10-16 TW TW080108171A patent/TW234173B/zh active
-
1992
- 1992-09-09 KR KR1019920016537A patent/KR930008620A/ko not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| TW234173B (en) | 1994-11-11 |
| JPH05127994A (ja) | 1993-05-25 |
| KR930008620A (ko) | 1993-05-21 |
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