JPH0777236B2 - 分離併合型トレンチの構造を有するｄｒａｍセルの製造方法 - Google Patents
分離併合型トレンチの構造を有するｄｒａｍセルの製造方法Info
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- JPH0777236B2 JPH0777236B2 JP2229535A JP22953590A JPH0777236B2 JP H0777236 B2 JPH0777236 B2 JP H0777236B2 JP 2229535 A JP2229535 A JP 2229535A JP 22953590 A JP22953590 A JP 22953590A JP H0777236 B2 JPH0777236 B2 JP H0777236B2
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D1/68—Capacitors having no potential barriers
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、16M,64MのDRAMに適用できる分離併合型トレ
ンチの構造を有するDRAMセルの製造方法に関する。
ンチの構造を有するDRAMセルの製造方法に関する。
最近では半導体メモリ素子の技術において1MDRAMは量産
段階に達し、4MDRAM及び16MDRAMは試製品の段階であ
り、64MDRAM等も継続開発されつつある。
段階に達し、4MDRAM及び16MDRAMは試製品の段階であ
り、64MDRAM等も継続開発されつつある。
このような大容量の記憶素子を開発するためには写真転
写技術や薄膜形成技術等のような基本的技術の発展が先
行しなければならないのはもちろん、それと同時にDRAM
構成の基本要素であるDRAMセルの開発が行われるべきで
ある。
写技術や薄膜形成技術等のような基本的技術の発展が先
行しなければならないのはもちろん、それと同時にDRAM
構成の基本要素であるDRAMセルの開発が行われるべきで
ある。
DRAMセルは初期の平面構造で最近ではトレンチ（trenc
h）やスタック（stack）構造等で多くの変化が繰り返さ
れ、工程の許す範囲内で可能な面積効率を極大化する方
向に進行している。
h）やスタック（stack）構造等で多くの変化が繰り返さ
れ、工程の許す範囲内で可能な面積効率を極大化する方
向に進行している。
すなわち、高密度のDRAMセルの傾向はセルの面積を減少
させるために平面上に貯蔵キャパシタを形成する方式に
おいてトレンチを利用した埋込型キャパシタと、多層多
結晶硅素を積み重ねる方式の積層型キャパシタ等で変化
して、このような方法のうちで活性化（active）領域を
トレンチキャパシタに囲まれる形態の分離併合型トレン
チの構造は16M,64M以上のDRAMセルに適用するのに好適
の構造の一つで最近紹介されている。
させるために平面上に貯蔵キャパシタを形成する方式に
おいてトレンチを利用した埋込型キャパシタと、多層多
結晶硅素を積み重ねる方式の積層型キャパシタ等で変化
して、このような方法のうちで活性化（active）領域を
トレンチキャパシタに囲まれる形態の分離併合型トレン
チの構造は16M,64M以上のDRAMセルに適用するのに好適
の構造の一つで最近紹介されている。
第１図，第２図は従来の分離併合型トレンチキャパシタ
の代表的例としてIVEC（Isolation merged Vertical Ca
pacitor Cell）構造とSCC（Surrounded Capacitor Cel
l）構造をそれぞれ示した。
の代表的例としてIVEC（Isolation merged Vertical Ca
pacitor Cell）構造とSCC（Surrounded Capacitor Cel
l）構造をそれぞれ示した。
第１図のIVECはNTT（Nippon Telegraphand Telephone P
ublic Corporation）社が4M,16MDRAMセル用として開発
発表したもので、スイッチングトランジスタの分離領域
を電荷貯蔵用キャパシタと分離領域とに同時に利用し面
積効率が優れるようにした。１は硅素基板、２はキャパ
シタ誘電膜、3,6はN+ドーピングされた多結晶硅素、４
はN+拡散層、5,7は硅素酸化膜、８はアルミニウム金属
配線を示す。
ublic Corporation）社が4M,16MDRAMセル用として開発
発表したもので、スイッチングトランジスタの分離領域
を電荷貯蔵用キャパシタと分離領域とに同時に利用し面
積効率が優れるようにした。１は硅素基板、２はキャパ
シタ誘電膜、3,6はN+ドーピングされた多結晶硅素、４
はN+拡散層、5,7は硅素酸化膜、８はアルミニウム金属
配線を示す。
なお、電荷の貯蔵はトレンチ内部の貯蔵電極である第１
の多結晶硅素（３）とプレート電極である第２の多結晶
硅素（3A）との間に行うようにした。
の多結晶硅素（３）とプレート電極である第２の多結晶
硅素（3A）との間に行うようにした。
第２図はSCCの構造を示し、10は硅素基板、11はP+拡散
層、12,20はN+拡散層、13はキャパシタ誘電膜、14,17,1
8及び19は硅素酸化膜、15はN+ドーピングされた多結晶
硅素、16はアルミニウム金属配線、21は多結晶硅素を各
々示す。
層、12,20はN+拡散層、13はキャパシタ誘電膜、14,17,1
8及び19は硅素酸化膜、15はN+ドーピングされた多結晶
硅素、16はアルミニウム金属配線、21は多結晶硅素を各
々示す。
また、スイッチングトランジスタの分離領域を電荷貯蔵
用キャパシタに利用しており、電荷の領域はトレンチの
内部壁面にドーピングされたN+拡散層（12）を貯蔵電極
として、トレンチの内部に詰めた多結晶硅素（21）をプ
レート電極としてなるものである。
用キャパシタに利用しており、電荷の領域はトレンチの
内部壁面にドーピングされたN+拡散層（12）を貯蔵電極
として、トレンチの内部に詰めた多結晶硅素（21）をプ
レート電極としてなるものである。
しかしながら、このような従来の分離併合型トレンチキ
ャパシタの構成は高静電容量（High Capacitance）構造
をもつことになるが、この高静電容量構造の一般的特徴
はアルファ（α）粒子の問題に不利な点があるばかりで
なく、トレンチ間の表面がバルク（bulk）領域で漏洩電
流を誘発するパンチスルー（punch−through）現象が切
実なる問題でこれを克服しなければならない。
ャパシタの構成は高静電容量（High Capacitance）構造
をもつことになるが、この高静電容量構造の一般的特徴
はアルファ（α）粒子の問題に不利な点があるばかりで
なく、トレンチ間の表面がバルク（bulk）領域で漏洩電
流を誘発するパンチスルー（punch−through）現象が切
実なる問題でこれを克服しなければならない。
しかし、このような問題を解決し漏洩電流の限界である
PA以下の値を保持するためにＰ基板またはＰウェルの濃
度を高める必要がある。
PA以下の値を保持するためにＰ基板またはＰウェルの濃
度を高める必要がある。
Ｐ基板の濃度が余り高ければ、降伏電圧（breakdown vo
ltage）が低下するだけでなく、NMOSFETのボディ効果
（body effect）、サブスレショルスイング（subthresh
old swing）、閾値電圧調整等のような種々の問題が生
じる。
ltage）が低下するだけでなく、NMOSFETのボディ効果
（body effect）、サブスレショルスイング（subthresh
old swing）、閾値電圧調整等のような種々の問題が生
じる。
そこで、このような問題点を克服するためには、キャパ
ンタ間の必要距離最小約1.5μｍに決定されることによ
り単位セルを減少させることができる限界までに達する
ようになった。
ンタ間の必要距離最小約1.5μｍに決定されることによ
り単位セルを減少させることができる限界までに達する
ようになった。
なお、IVECまたはSCCの構造全体が貯蔵電極の一つの面
とプレート電極の一つの面でキャパシタが成立している
ので高集積セルとして用いる場合に面積効率が低下する
欠点があった。
とプレート電極の一つの面でキャパシタが成立している
ので高集積セルとして用いる場合に面積効率が低下する
欠点があった。
従って、本発明はトレンチ内の貯蔵電極の両面をキャパ
シタに利用して貯蔵キャパシタの面積効率を増加させる
ことを目的とする。
シタに利用して貯蔵キャパシタの面積効率を増加させる
ことを目的とする。
また、本発明はトレンチ内のプレート電極と基板とのn+
電極を連結し1/2（half）Vcc電圧がn+電極を通して印加
するようにしたことを更に他の目的とする。
電極を連結し1/2（half）Vcc電圧がn+電極を通して印加
するようにしたことを更に他の目的とする。
そのため、本発明は分離併合型トレンチの構造を有する
DRAMセルを製造するにおいて、トレンチの内部にキャパ
シタ用の１次誘電体（dielectric）を形成した後、n+ド
ーピングされた多結晶硅素を蒸着し、２次誘電体を形成
した後、その上部に多結晶硅素を積層しトレンチの周囲
及び底部のn+拡散層と連続してプレートを形成させるこ
とにより、n+多結晶硅素貯蔵電極とn+多結晶硅素プレー
トの間はもちろん多結晶硅素貯蔵電極とn+拡散層プレー
トとのキャパシタ全部を貯蔵用キャパシタに利用するよ
うになる。
DRAMセルを製造するにおいて、トレンチの内部にキャパ
シタ用の１次誘電体（dielectric）を形成した後、n+ド
ーピングされた多結晶硅素を蒸着し、２次誘電体を形成
した後、その上部に多結晶硅素を積層しトレンチの周囲
及び底部のn+拡散層と連続してプレートを形成させるこ
とにより、n+多結晶硅素貯蔵電極とn+多結晶硅素プレー
トの間はもちろん多結晶硅素貯蔵電極とn+拡散層プレー
トとのキャパシタ全部を貯蔵用キャパシタに利用するよ
うになる。
本発明は図を参照しながら詳細に説明すると次の通りで
ある。
ある。
第３図は分離併合型トレンチの構造を有するDRAMセルを
示し、22は硅素基板、23,32はn+拡散層、24は側壁フィ
ールド酸化膜、25,28,41はn+ドーピングされた多結晶硅
素（Polysilicon）,27,29,31は硅素酸化膜を各々示す。
示し、22は硅素基板、23,32はn+拡散層、24は側壁フィ
ールド酸化膜、25,28,41はn+ドーピングされた多結晶硅
素（Polysilicon）,27,29,31は硅素酸化膜を各々示す。
第４図は分離併合型トレンチの構造を有するDRAMセルの
配列を示し、53はワードライン（word line）、54はト
レンチ、55は活性化領域、56はビットライン、57はビッ
トライン接触部位、58はn+とn+多結晶硅素の接合部位
（buried contact）を各々示す。
配列を示し、53はワードライン（word line）、54はト
レンチ、55は活性化領域、56はビットライン、57はビッ
トライン接触部位、58はn+とn+多結晶硅素の接合部位
（buried contact）を各々示す。
第５図は本発明の一実施例であって製造工程に従って順
次に示す。（ａ）図は１次トレンチをエッチングする状
態を示し、硅素基板（33）の上面にＰウェル（Ｐ−wel
l）を２μｍ程度の膜厚に形成した後、硅素基板（33）
の上面に250Åの厚さで酸化膜（34）を成長させ、1500
Åの膜厚で窒化硅素膜（35）を蒸着し次いで、化学的気
状蒸着（CVD）法で酸化膜（36）を800Åの膜厚で蒸着さ
せ925℃のH2O雰囲気で30分間CVD酸化膜（36）をデンシ
フィケーション（densification）してトレンチエッチ
ングのためのマスキング（masking）層を形成させる。
次に示す。（ａ）図は１次トレンチをエッチングする状
態を示し、硅素基板（33）の上面にＰウェル（Ｐ−wel
l）を２μｍ程度の膜厚に形成した後、硅素基板（33）
の上面に250Åの厚さで酸化膜（34）を成長させ、1500
Åの膜厚で窒化硅素膜（35）を蒸着し次いで、化学的気
状蒸着（CVD）法で酸化膜（36）を800Åの膜厚で蒸着さ
せ925℃のH2O雰囲気で30分間CVD酸化膜（36）をデンシ
フィケーション（densification）してトレンチエッチ
ングのためのマスキング（masking）層を形成させる。
トレンチマスクを用いてトレンチが形成される部分の酸
化膜（36）、窒化硅素膜（35）、酸化膜（34）の順にマ
スキング層を反応性イオン腐蝕（RIE）方法でエッチン
グし、次いで硅素基板（33）を1000〜2000Å程度エッチ
ングして１次トレンチエッチングを行う。
化膜（36）、窒化硅素膜（35）、酸化膜（34）の順にマ
スキング層を反応性イオン腐蝕（RIE）方法でエッチン
グし、次いで硅素基板（33）を1000〜2000Å程度エッチ
ングして１次トレンチエッチングを行う。
（ｂ）図は２次トレンチエッチングする状態を示し、１
次トレンチエッチングし次いで全ての表面に窒化硅素膜
を700Åの膜厚に蒸着しその厚さ程の反応性イオン腐蝕
でエッチングし窒化硅素膜スペーサー（37）を作り、次
にn+多結晶硅素貯蔵電極とトランスファトランジスタの
n+ソース間の連結された部分のみ残し、その他の部位を
湿式エッチングして、硅素基板（33）を1.5μｍ程度に
２次トレンチエッチンを行う。
次トレンチエッチングし次いで全ての表面に窒化硅素膜
を700Åの膜厚に蒸着しその厚さ程の反応性イオン腐蝕
でエッチングし窒化硅素膜スペーサー（37）を作り、次
にn+多結晶硅素貯蔵電極とトランスファトランジスタの
n+ソース間の連結された部分のみ残し、その他の部位を
湿式エッチングして、硅素基板（33）を1.5μｍ程度に
２次トレンチエッチンを行う。
そしてトレンチの側壁にボロン（boron）で1E13程度の
ドース（dose）でイオン注入（ion implant）した後920
℃のH2O雰囲気で約2000Åの側壁フィールド酸化膜（4
0）を成長させて垂直，水平方向のパラスチックトラン
ジスタ（Parastic transistor）の漏洩電流を防止す
る。
ドース（dose）でイオン注入（ion implant）した後920
℃のH2O雰囲気で約2000Åの側壁フィールド酸化膜（4
0）を成長させて垂直，水平方向のパラスチックトラン
ジスタ（Parastic transistor）の漏洩電流を防止す
る。
次に、化学的気状蒸着（CVD）工程にて2000Åの膜厚に
硅素酸化膜を蒸着した後、その膜厚程度の反応性イオン
腐蝕でエッチングしトレンチの側面に酸化膜スペーサー
（38）を形成する。この酸化膜スペーサー（38）はn+ド
ーピングの際マスキングの役割をする。
硅素酸化膜を蒸着した後、その膜厚程度の反応性イオン
腐蝕でエッチングしトレンチの側面に酸化膜スペーサー
（38）を形成する。この酸化膜スペーサー（38）はn+ド
ーピングの際マスキングの役割をする。
（ｃ）図は３次トランチエッチング後、n+ドーピングし
基板電極を形成する状態を示し、酸化膜スペーサー（3
8）を利用して硅素基板（38）を３〜４μｍ程度エッチ
ングし次いで、PSG（Phospho SiIicate Glass）または
ｎ型拡散ソースを用いて露出された硅素基板をn+にドー
ピングして拡散させた後、n+多結晶硅素プレートとn+拡
散層プレートを連結するn+拡散層（39）を形成したもの
である。
基板電極を形成する状態を示し、酸化膜スペーサー（3
8）を利用して硅素基板（38）を３〜４μｍ程度エッチ
ングし次いで、PSG（Phospho SiIicate Glass）または
ｎ型拡散ソースを用いて露出された硅素基板をn+にドー
ピングして拡散させた後、n+多結晶硅素プレートとn+拡
散層プレートを連結するn+拡散層（39）を形成したもの
である。
（ｄ）図はキャパシタ酸化膜を形成する状態に示し、酸
化膜スペーサー（38）の厚さ程度酸化膜をエッチングし
た後、１次キャパシタ誘電体（43a）に酸化膜を50〜100
Å程度の膜厚に形成する。
化膜スペーサー（38）の厚さ程度酸化膜をエッチングし
た後、１次キャパシタ誘電体（43a）に酸化膜を50〜100
Å程度の膜厚に形成する。
この際、n+拡散層（39）の上部に側壁フィールド酸化膜
（40）の膜厚が2000Å程度残り、１次キャパシタ誘電体
（43a）を形成するようになり、これはイオン注入され
たトレンチ側壁のボロンの濃度と等しく垂直パラスチッ
ク（Vertical parastic）MOSFETのスレショルド電圧を
高める役割をする。
（40）の膜厚が2000Å程度残り、１次キャパシタ誘電体
（43a）を形成するようになり、これはイオン注入され
たトレンチ側壁のボロンの濃度と等しく垂直パラスチッ
ク（Vertical parastic）MOSFETのスレショルド電圧を
高める役割をする。
（ｅ）図は窒化硅素膜スペーサーを除去する状態を示
し、貯蔵電極とn+ソースとの接触のための窒化硅素膜ス
ペーサー（37）を除去して電荷貯蔵電極のためのn+多結
晶硅素が蒸着された後、露出された硅素基板（33）で拡
散を容易にしたものである。
し、貯蔵電極とn+ソースとの接触のための窒化硅素膜ス
ペーサー（37）を除去して電荷貯蔵電極のためのn+多結
晶硅素が蒸着された後、露出された硅素基板（33）で拡
散を容易にしたものである。
（ｆ）図は電荷貯蔵用電極を形成する状態を示し、多結
晶硅素（Polysilicon）を1000Åの膜厚に蒸着しPOCl3に
ドーピングした後、その厚さ程度反応性イオン腐蝕法で
エッチングしトレンチの壁面にのみn+にドーピングされ
た多結晶硅素の貯蔵電極（41）を形成した。
晶硅素（Polysilicon）を1000Åの膜厚に蒸着しPOCl3に
ドーピングした後、その厚さ程度反応性イオン腐蝕法で
エッチングしトレンチの壁面にのみn+にドーピングされ
た多結晶硅素の貯蔵電極（41）を形成した。
（ｇ）図は２次キャパシタ誘電体を形成する状態を示
し、２次キャパシタ誘導体（43b）は酸化物／窒化物／
酸化物（Oxide/Nitride/Oxide）の構造に等価（equival
ent）な酸化膜の厚さを50〜100Å程度に形成する。そし
て、熱処理過程を経る間窓（window）を通じ硅素基板
（33）にn+層（42）が拡散され後でトランジスタのN+ソ
ースと連結されることになる。
し、２次キャパシタ誘導体（43b）は酸化物／窒化物／
酸化物（Oxide/Nitride/Oxide）の構造に等価（equival
ent）な酸化膜の厚さを50〜100Å程度に形成する。そし
て、熱処理過程を経る間窓（window）を通じ硅素基板
（33）にn+層（42）が拡散され後でトランジスタのN+ソ
ースと連結されることになる。
（ｈ）図は多結晶硅素スペーサーを形成する状態を示
し、多結晶硅素を1000Åの膜厚に蒸着した後POCl3にド
ーピングし次いで、多結晶硅素の厚さ程度だけ反応性イ
オン腐蝕でエッチングしトレンチの壁面にのみ多結晶硅
素スペーサー（44）を形成したものである。
し、多結晶硅素を1000Åの膜厚に蒸着した後POCl3にド
ーピングし次いで、多結晶硅素の厚さ程度だけ反応性イ
オン腐蝕でエッチングしトレンチの壁面にのみ多結晶硅
素スペーサー（44）を形成したものである。
（ｉ）図はトレンチの底面部分のキャパシタ酸化膜を除
去する状態を示しており、トレンチの底面にあるキャパ
シタ誘電体（43a）を反応性イオンエッチングで除去しn
+拡散層プレートと多結晶硅素プレートを相互連結が容
易なるようにしたものである。
去する状態を示しており、トレンチの底面にあるキャパ
シタ誘電体（43a）を反応性イオンエッチングで除去しn
+拡散層プレートと多結晶硅素プレートを相互連結が容
易なるようにしたものである。
（ｊ）図は多結晶硅素を蒸着する状態を示しており、全
表面に十分な膜厚の多結晶硅素を蒸着して多結晶硅素層
（45）を広く形成した。接触（45A）を通じてn+拡散層
（39）と連結されるようにした。
表面に十分な膜厚の多結晶硅素を蒸着して多結晶硅素層
（45）を広く形成した。接触（45A）を通じてn+拡散層
（39）と連結されるようにした。
（ｋ）図は多結晶硅素をエッチバックする状態を示し、
更に埋込まれた多結晶硅素層（45）をエッチバックしト
レンチの内部にのみ多結晶硅素層（45）が残るようにし
て多結晶硅素プレート電極（45）を形成した。
更に埋込まれた多結晶硅素層（45）をエッチバックしト
レンチの内部にのみ多結晶硅素層（45）が残るようにし
て多結晶硅素プレート電極（45）を形成した。
（ｌ）図は活性化領域を定義しながらワードラインを形
成した状態を示し、活性化マスクを用いてフィールド酸
化膜（46）を形成させゲート酸化膜（47）を成長した後
多結晶硅素またはポリサイドでワードライン（48）を形
成させた後フィールド酸化膜（49）を成長した状態を示
した。
成した状態を示し、活性化マスクを用いてフィールド酸
化膜（46）を形成させゲート酸化膜（47）を成長した後
多結晶硅素またはポリサイドでワードライン（48）を形
成させた後フィールド酸化膜（49）を成長した状態を示
した。
（ｍ）図はDRAMセルを完成する状態を示し、ソースとド
レイン（52）を形成して硅素酸化膜（51）を塗布した後
アルミニウム金属配線のビットライン（50）を形成しな
がらセルを完成したものである。
レイン（52）を形成して硅素酸化膜（51）を塗布した後
アルミニウム金属配線のビットライン（50）を形成しな
がらセルを完成したものである。
第６図は本発明の他の実施例により製作された構造を示
し、（ａ）図において、63はワードライン、67はトレン
チ、66は活性化領域、65はビットライン、64は接合部位
を各々表わすセルの配列（layout）を図示し、（ｂ）図
において、53はn+拡散層、54,56はキャパシタ誘電体、5
5,59はn+ドーピングされた多結晶硅素、57,58及び60,61
は酸化膜、62はn+拡散層、を各々表わすセルの構造を図
示した。そして、これはトレンチが活性化領域を囲む形
態でなくSPT（Substrate Plate Trench）セルと等しい
埋込型トレンチを有するセルの構造のようにトランスフ
ァトランジスタの側にトレンチをエッチングし電荷をト
レンチの内部に貯蔵する形態の溝形のセルを応用した形
態である。それゆえ、分離併合型トレンチの構造よりも
面積効率は低下するが、従来のトレンチ構造のセルより
は貯蔵キャパシタが大きく形成される。
し、（ａ）図において、63はワードライン、67はトレン
チ、66は活性化領域、65はビットライン、64は接合部位
を各々表わすセルの配列（layout）を図示し、（ｂ）図
において、53はn+拡散層、54,56はキャパシタ誘電体、5
5,59はn+ドーピングされた多結晶硅素、57,58及び60,61
は酸化膜、62はn+拡散層、を各々表わすセルの構造を図
示した。そして、これはトレンチが活性化領域を囲む形
態でなくSPT（Substrate Plate Trench）セルと等しい
埋込型トレンチを有するセルの構造のようにトランスフ
ァトランジスタの側にトレンチをエッチングし電荷をト
レンチの内部に貯蔵する形態の溝形のセルを応用した形
態である。それゆえ、分離併合型トレンチの構造よりも
面積効率は低下するが、従来のトレンチ構造のセルより
は貯蔵キャパシタが大きく形成される。
従って、本発明は１次誘電体を形成した後、n+多結晶硅
素を蒸着し、２次誘電体を形成した後その上にn+多結晶
硅素を蒸着し、２次誘電体を形成した後、その上にn+多
結晶硅素を積層しながらトレンチの周囲及び底部のn+拡
散層と連結しプレートを形成することによって、n+多結
晶硅素貯蔵電極とn+多結晶硅素プレートとの間はもちろ
ん、多結晶硅素貯蔵電極とn+拡散層プレートとのキャパ
シタのすべてを貯蔵用キャパシタに利用するようにし、
これに因る貯蔵キャパシタの面積が従来よりも1.8倍程
度拡張されて、ノイズに有利でかつ高集積セルに応用す
るのに有利になるようにしたことである。
素を蒸着し、２次誘電体を形成した後その上にn+多結晶
硅素を蒸着し、２次誘電体を形成した後、その上にn+多
結晶硅素を積層しながらトレンチの周囲及び底部のn+拡
散層と連結しプレートを形成することによって、n+多結
晶硅素貯蔵電極とn+多結晶硅素プレートとの間はもちろ
ん、多結晶硅素貯蔵電極とn+拡散層プレートとのキャパ
シタのすべてを貯蔵用キャパシタに利用するようにし、
これに因る貯蔵キャパシタの面積が従来よりも1.8倍程
度拡張されて、ノイズに有利でかつ高集積セルに応用す
るのに有利になるようにしたことである。
第１図は従来のIVECの構造図。 第２図は従来のSCC（Surrounded Capacitor Cell）構造
を示した断面図。 第３図は本発明によって製造されるIsolation Merged T
rench構造を有するDRAMセルの断面図。 第４図は本発明によって製造される分離併合型トレンチ
の構造を有するDRAMセルの配列を示概略図。 第５図は本発明の製造順序を示し、 （ａ）図は１次トレンチをエッチングする工程を示す概
略図であり、 （ｂ）は２次トレンチをエッチングする工程を示す概略
図であり、 （ｃ）図は３次トレンチをエッチングし、n+ドーピング
をして基板電極を形成する工程を示す概略図であり、 （ｄ）図は１次キャパシタ誘電体を形成する工程を示す
概略図であり、 （ｅ）図は窒化硅素スペーサーを除去する工程を示す概
略図であり、 （ｆ）図はチャージストレージノードを形成する工程を
示す概略図であり、 （ｇ）図は２次キャパシタ誘電体を形成する工程を示す
概略図であり、 （ｈ）図は多結晶硅素スペーサーを形成する工程を示す
概略図であり、 （ｉ）図はキャパシタ酸化膜をトレンチの底部のキャパ
シタ誘電体膜を除去する工程を示す概略図であり、 （ｊ）図はプレート用多結晶硅素（ポリシリコン）を蒸
着する工程を示す概略図であり、 （ｋ）図は多結晶硅素をエッチバックする工程を示す概
略図であり、 （ｌ）図はフィールド酸化膜を成長させワードラインを
形成する工程を示す概略図であり、 （ｍ）図はDRAMセルを完成する工程を示す概略図であ
る。 第６図の（ａ）（ｂ）は本発明の更に他の実施例を示す
概略図。 符号の説明 33……硅素基板、34……硅素酸化膜 35……窒化硅素膜 37……窒化硅素膜スペーサー 38……酸化膜スペーサー 40……側壁フィールド酸化膜 41……貯蔵電極 43a……１次キャパシタ誘電体 43b……２次キャパシタ誘電体 44……多結晶硅素スペーサー 45……多結晶硅素プレート
を示した断面図。 第３図は本発明によって製造されるIsolation Merged T
rench構造を有するDRAMセルの断面図。 第４図は本発明によって製造される分離併合型トレンチ
の構造を有するDRAMセルの配列を示概略図。 第５図は本発明の製造順序を示し、 （ａ）図は１次トレンチをエッチングする工程を示す概
略図であり、 （ｂ）は２次トレンチをエッチングする工程を示す概略
図であり、 （ｃ）図は３次トレンチをエッチングし、n+ドーピング
をして基板電極を形成する工程を示す概略図であり、 （ｄ）図は１次キャパシタ誘電体を形成する工程を示す
概略図であり、 （ｅ）図は窒化硅素スペーサーを除去する工程を示す概
略図であり、 （ｆ）図はチャージストレージノードを形成する工程を
示す概略図であり、 （ｇ）図は２次キャパシタ誘電体を形成する工程を示す
概略図であり、 （ｈ）図は多結晶硅素スペーサーを形成する工程を示す
概略図であり、 （ｉ）図はキャパシタ酸化膜をトレンチの底部のキャパ
シタ誘電体膜を除去する工程を示す概略図であり、 （ｊ）図はプレート用多結晶硅素（ポリシリコン）を蒸
着する工程を示す概略図であり、 （ｋ）図は多結晶硅素をエッチバックする工程を示す概
略図であり、 （ｌ）図はフィールド酸化膜を成長させワードラインを
形成する工程を示す概略図であり、 （ｍ）図はDRAMセルを完成する工程を示す概略図であ
る。 第６図の（ａ）（ｂ）は本発明の更に他の実施例を示す
概略図。 符号の説明 33……硅素基板、34……硅素酸化膜 35……窒化硅素膜 37……窒化硅素膜スペーサー 38……酸化膜スペーサー 40……側壁フィールド酸化膜 41……貯蔵電極 43a……１次キャパシタ誘電体 43b……２次キャパシタ誘電体 44……多結晶硅素スペーサー 45……多結晶硅素プレート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (1)
- 【請求項１】分離併合型トレンチの構造を有するDRAMセ
ルの製造方法において、 （ａ） Ｐウェルを形成した硅素基板を用意するステッ
プと、 （ｂ） 上記Ｐウェル上に、第１の酸化膜，第１の窒化
硅素膜および第２の酸化膜を連続して形成するステップ
と、 （ｃ） 上記第１の酸化膜，上記第１の窒化硅素膜，上
記第２の酸化膜および上記Ｐウェルの一部をエッチバッ
クし、１次トレンチを形成するためのトレンチマスクを
用いて上記１次トレンチを内部に形成するステップと、 （ｄ） 上記１次トレンチの内部側壁に１次スペーサと
して第２の窒化硅素膜を形成するステップと、 （ｅ） 上記Ｐウェルを上記１次トレンチの深さの方向
にエッチバックし、２次トレンチを形成するステップ
と、 （ｆ） 上記２次トレンチの内部側壁を通して上記Ｐウ
ェルに不純物イオンを注入し、上記内部側壁に側壁フィ
ールド酸化膜を形成して、リーク電流の発生を防止する
ステップと、 （ｇ） 上記２次トレンチの上記内部側壁に２次スペー
サとして第３の窒化硅素膜を形成するステップと、 （ｈ） 上記Ｐウェルの残りの部分と、上記２次トレン
チの深さの方向に上記硅素基板を所定の深さでエッチバ
ックし、３次トレンチを形成するステップと、 （ｉ） 露出されたＰウェルと上記硅素基板にｎ型不純
物イオンをドーピングし、内部にn+拡散層を形成するス
テップと、 （ｊ） 上記２次スペーサを除去して、上記n+拡散層の
表面上に１次キャパシタ誘電体として第４の酸化膜を形
成するステップと、 （ｋ） 上記１次スペーサと上記第２酸化膜を除去し
て、上記１次,2次および３次トレンチの内部表面に貯蔵
電極であるn+多結晶硅素を形成し、上記n+多結晶硅素が
接触している上記Ｐウェルの一部分にn+層を形成するス
テップと、 （１） 上記n+多結晶硅素の表面上に２次キャパシタ誘
電体として第５の酸化膜を形成するステップと、 （ｎ） 上記３次トレンチの底部の上記１次キャパシタ
誘電体を除去して、上記３次トレンチの内部にプレート
電極として第２の多結晶硅素層を充填し、上記n+拡散層
と上記プレート電極を互いに接続させるステップと、 （ｏ） フィールド酸化膜，ゲート酸化膜およびワード
線を連続して形成するステップと、 （ｐ） 上記ワード線に硅素酸化膜を形成し、上記n+層
の一部分に上記硅素酸化膜をエッチバックして、上記硅
素酸化膜上に形成したビット線と電気的に接続させるス
テップを特徴とする分離併合型トレンチの構造を有する
DRAMセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR89-12747 | 1989-09-04 | ||
| KR1019890012747A KR920004368B1 (ko) | 1989-09-04 | 1989-09-04 | 분리병합형 홈의 구조를 갖는 d램셀과 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03180066A JPH03180066A (ja) | 1991-08-06 |
| JPH0777236B2 true JPH0777236B2 (ja) | 1995-08-16 |
Family
ID=19289606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229535A Expired - Lifetime JPH0777236B2 (ja) | 1989-09-04 | 1990-08-29 | 分離併合型トレンチの構造を有するｄｒａｍセルの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5223447A (ja) |
| JP (1) | JPH0777236B2 (ja) |
| KR (1) | KR920004368B1 (ja) |
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|---|---|---|---|---|
| US5432129A (en) * | 1993-04-29 | 1995-07-11 | Sgs-Thomson Microelectronics, Inc. | Method of forming low resistance contacts at the junction between regions having different conductivity types |
| US5693971A (en) * | 1994-07-14 | 1997-12-02 | Micron Technology, Inc. | Combined trench and field isolation structure for semiconductor devices |
| US5545583A (en) * | 1995-04-13 | 1996-08-13 | International Business Machines Corporation | Method of making semiconductor trench capacitor cell having a buried strap |
| US5576566A (en) * | 1995-04-13 | 1996-11-19 | International Business Machines Corporation | Semiconductor trench capacitor cell having a buried strap |
| US6004835A (en) * | 1997-04-25 | 1999-12-21 | Micron Technology, Inc. | Method of forming integrated circuitry, conductive lines, a conductive grid, a conductive network, an electrical interconnection to anode location and an electrical interconnection with a transistor source/drain region |
| US6107153A (en) * | 1998-01-26 | 2000-08-22 | Texas Instruments -Acer Incorporated | Method of forming a trench capacitor for a DRAM cell |
| US5831301A (en) * | 1998-01-28 | 1998-11-03 | International Business Machines Corp. | Trench storage dram cell including a step transfer device |
| US6040214A (en) * | 1998-02-19 | 2000-03-21 | International Business Machines Corporation | Method for making field effect transistors having sub-lithographic gates with vertical side walls |
| GB2341483B (en) * | 1998-09-11 | 2003-10-01 | Siemens Plc | Improved process for dram cell production |
| US6144054A (en) * | 1998-12-04 | 2000-11-07 | International Business Machines Corporation | DRAM cell having an annular signal transfer region |
| DE19944012B4 (de) | 1999-09-14 | 2007-07-19 | Infineon Technologies Ag | Grabenkondensator mit Kondensatorelektroden und entsprechendes Herstellungsverfahren |
| KR100317053B1 (ko) * | 1999-10-08 | 2001-12-22 | 안갑성 | 장신용 액세서리 체인 및 그 제조방법 |
| DE10019090A1 (de) * | 2000-04-12 | 2001-10-25 | Infineon Technologies Ag | Grabenkondensator sowie dazugehöriges Herstellungsverfahren |
| JP3650022B2 (ja) * | 2000-11-13 | 2005-05-18 | 三洋電機株式会社 | 半導体装置の製造方法 |
| KR100389923B1 (ko) * | 2001-01-16 | 2003-07-04 | 삼성전자주식회사 | 트렌치 소자 분리구조를 가지는 반도체 소자 및 트렌치소자 분리 방법 |
| KR20020071993A (ko) * | 2001-03-08 | 2002-09-14 | 주식회사 하이닉스반도체 | 필드지역에 다중 트렌치형 강유전체 커패시터를 가지는강유전체 메모리 소자 및 그 제조방법 |
| KR100400327B1 (ko) * | 2001-12-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR100474591B1 (ko) * | 2002-04-23 | 2005-03-08 | 주식회사 하이닉스반도체 | 트렌치 분리 구조를 가지는 디램 셀 트랜지스터의 제조 방법 |
| US6897508B2 (en) * | 2002-05-01 | 2005-05-24 | Sundew Technologies, Llc | Integrated capacitor with enhanced capacitance density and method of fabricating same |
| US6875653B2 (en) * | 2002-08-02 | 2005-04-05 | Promos Technologies Inc. | DRAM cell structure with buried surrounding capacitor and process for manufacturing the same |
| US7208789B2 (en) * | 2002-08-02 | 2007-04-24 | Promos Technologies, Inc. | DRAM cell structure with buried surrounding capacitor and process for manufacturing the same |
| KR100549579B1 (ko) * | 2004-06-14 | 2006-02-08 | 주식회사 하이닉스반도체 | 셀 트랜지스터의 제조 방법 |
| US7833893B2 (en) * | 2007-07-10 | 2010-11-16 | International Business Machines Corporation | Method for forming conductive structures |
| KR102460862B1 (ko) * | 2016-08-04 | 2022-10-28 | 삼성전자주식회사 | 반도체 장치 |
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|---|---|---|---|---|
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| US4686552A (en) * | 1986-05-20 | 1987-08-11 | Motorola, Inc. | Integrated circuit trench cell |
| JPS62290168A (ja) * | 1986-06-09 | 1987-12-17 | Seiko Epson Corp | 半導体記憶装置 |
| JPS6345851A (ja) * | 1986-08-13 | 1988-02-26 | Hitachi Ltd | 半導体記憶装置 |
| JPS63151070A (ja) * | 1986-12-16 | 1988-06-23 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| KR920000708B1 (ko) * | 1988-07-22 | 1992-01-20 | 현대전자산업 주식회사 | 포토레지스트 에치백 기술을 이용한 트렌치 캐패시터 형성방법 |
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| JPH0262073A (ja) * | 1988-08-26 | 1990-03-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0770617B2 (ja) * | 1989-05-15 | 1995-07-31 | 株式会社東芝 | 半導体記憶装置 |
-
1989
- 1989-09-04 KR KR1019890012747A patent/KR920004368B1/ko not_active Expired
-
1990
- 1990-08-29 JP JP2229535A patent/JPH0777236B2/ja not_active Expired - Lifetime
- 1990-09-04 US US07/577,109 patent/US5223447A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR910006977A (ko) | 1991-04-30 |
| KR920004368B1 (ko) | 1992-06-04 |
| JPH03180066A (ja) | 1991-08-06 |
| US5223447A (en) | 1993-06-29 |
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