JPH0777263B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0777263B2 JPH0777263B2 JP1151414A JP15141489A JPH0777263B2 JP H0777263 B2 JPH0777263 B2 JP H0777263B2 JP 1151414 A JP1151414 A JP 1151414A JP 15141489 A JP15141489 A JP 15141489A JP H0777263 B2 JPH0777263 B2 JP H0777263B2
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- silicon substrate
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は半導体装置の製造方法に関し、更に詳しくは
半導体基板の拡散層上に選択的にシリサイド膜を形成す
るようにした半導体装置の製造方法に関するものであ
る。
半導体基板の拡散層上に選択的にシリサイド膜を形成す
るようにした半導体装置の製造方法に関するものであ
る。
（ロ）従来の技術 一般に、LSIの高集積化によりトランジスタは、より微
細化され、ゲート電極の配線抵抗、上層配線とのコンタ
クト抵抗およびソース／ドレインの拡散層での拡散抵抗
が高くなり、微細トランジスタの駆動力の低下が問題と
なってきている。
細化され、ゲート電極の配線抵抗、上層配線とのコンタ
クト抵抗およびソース／ドレインの拡散層での拡散抵抗
が高くなり、微細トランジスタの駆動力の低下が問題と
なってきている。
そのため、上記各抵抗を低下させる手段としてゲート多
結晶シリコン上および拡散層上にシリサイド膜を自己整
合的に形成する技術が検討されている。
結晶シリコン上および拡散層上にシリサイド膜を自己整
合的に形成する技術が検討されている。
第２図は素子の分離にLOCOS法を用いた従来例を示す。
すなわち、第２図（ａ）に示すように、シリコン基板１
上にSiO2のLOCOS酸化膜2aおよびゲート酸化膜2bが形成
され、LOCOS酸化膜2aをマスクにしてBF2 +が注入されて
拡散層３が形成され、続いて、両酸化膜2a,2bを所定厚
だけ除去して拡散層３の表面を露出し［第２図（ｂ）参
照］、次に、全面にTi膜５を形成し［第２図（ｃ）参
照］、しかる後、所定の雰囲気中で熱処理を付して拡散
層３の上にTiSi2膜７を形成する［第２図（ｄ）参
照］。
上にSiO2のLOCOS酸化膜2aおよびゲート酸化膜2bが形成
され、LOCOS酸化膜2aをマスクにしてBF2 +が注入されて
拡散層３が形成され、続いて、両酸化膜2a,2bを所定厚
だけ除去して拡散層３の表面を露出し［第２図（ｂ）参
照］、次に、全面にTi膜５を形成し［第２図（ｃ）参
照］、しかる後、所定の雰囲気中で熱処理を付して拡散
層３の上にTiSi2膜７を形成する［第２図（ｄ）参
照］。
（ハ）発明が解決しようとする課題 しかし、LOCOS法による素子分離を用いた場合、LOCOS酸
化膜2aはテーパー状であるから、表面のSiO2膜を除去す
る際に、第２図（ｂ）に示すように、オーバーエッチ量
Ａに対してLOCOS端部での分離端において接合深さがA/c
osθ分だけ浅くなる。そのため、この上にシリサイド膜
を形成すると、接合のリークが発生するおそれがあり、
しかも低抵抗化のためにシリサイド膜を厚くするのは難
しい。
化膜2aはテーパー状であるから、表面のSiO2膜を除去す
る際に、第２図（ｂ）に示すように、オーバーエッチ量
Ａに対してLOCOS端部での分離端において接合深さがA/c
osθ分だけ浅くなる。そのため、この上にシリサイド膜
を形成すると、接合のリークが発生するおそれがあり、
しかも低抵抗化のためにシリサイド膜を厚くするのは難
しい。
また、拡散層の表面積の縮小化に伴い、拡散層上に直接
上層配線とコンタクトをとる場合、アライメントマージ
ンからの制限より、コンタクト径が小さくなるおそれが
ある。
上層配線とコンタクトをとる場合、アライメントマージ
ンからの制限より、コンタクト径が小さくなるおそれが
ある。
この発明は、拡散層上にシリサイド膜を形成するに際し
て、素子分離膜の分離端において、接合のリークが発生
するのを防止できる半導体装置の製造方法を提供するこ
とを目的の一つとするものである。
て、素子分離膜の分離端において、接合のリークが発生
するのを防止できる半導体装置の製造方法を提供するこ
とを目的の一つとするものである。
（ニ）課題を解決するための手段および作用 この発明は、シリコン基板上の少なくとも不純物拡散層
上に自己整合的にシリサイド膜を形成するに際して、 シリコン基板上の素子分離用の溝を形成し、その溝に酸
化シリコンを埋設して素子分離部を形成し、続いて、シ
リコン基板表面に酸化シリコンの絶縁膜を形成した後、
シリコン基板上に上記絶縁膜を介して不純物を注入し、
不純物拡散層を上記素子分離部の周囲に形成し、次に、
少なくとも不純物拡散層表面が露出するように上記絶縁
膜を除去し、しかる後、シリコン基板上全面に高融点金
属膜を形成し、窒素雰囲気下で熱処理して不純物拡散層
の露出面上に選択的にシリサイド膜を形成するととも
に、前記高融点金属膜の表面に窒化膜を形成し、上記窒
化膜の一部を上記素子分離部上に位置するようにパター
ニングした後、全面に層間絶縁膜を形成し、上記窒化膜
が露出するようにコンタクトホールを形成し、上記窒化
膜と電気的に接続するようにアルミ配線を形成すること
を特徴とする半導体装置の製造方法である。
上に自己整合的にシリサイド膜を形成するに際して、 シリコン基板上の素子分離用の溝を形成し、その溝に酸
化シリコンを埋設して素子分離部を形成し、続いて、シ
リコン基板表面に酸化シリコンの絶縁膜を形成した後、
シリコン基板上に上記絶縁膜を介して不純物を注入し、
不純物拡散層を上記素子分離部の周囲に形成し、次に、
少なくとも不純物拡散層表面が露出するように上記絶縁
膜を除去し、しかる後、シリコン基板上全面に高融点金
属膜を形成し、窒素雰囲気下で熱処理して不純物拡散層
の露出面上に選択的にシリサイド膜を形成するととも
に、前記高融点金属膜の表面に窒化膜を形成し、上記窒
化膜の一部を上記素子分離部上に位置するようにパター
ニングした後、全面に層間絶縁膜を形成し、上記窒化膜
が露出するようにコンタクトホールを形成し、上記窒化
膜と電気的に接続するようにアルミ配線を形成すること
を特徴とする半導体装置の製造方法である。
すなわち、この発明は、シリコン基板上に形成された不
純物拡散層上に選択的にシリサイド膜を形成するに際し
て、不純物拡散層と接合される素子分離部を、シリコン
基板上に溝を形成した後、その溝にSiO2を埋設して形成
するようにしたので、素子分離部上面から不純物拡散層
表面に至るゲート酸化膜を水平な積層膜に形成でき、こ
れによりゲート酸化膜を分離端の領域においても接合深
さを均一にして除去でき、拡散層厚を分離端近傍でも従
来法と比較して薄くすることなく拡散層の表面を露出で
きる。その結果、拡散層上にシリサイド膜を形成しても
接合のリークが発生するおそれを軽減でき、しかもシリ
サイド膜を厚く形成できて拡散抵抗を低減できる。
純物拡散層上に選択的にシリサイド膜を形成するに際し
て、不純物拡散層と接合される素子分離部を、シリコン
基板上に溝を形成した後、その溝にSiO2を埋設して形成
するようにしたので、素子分離部上面から不純物拡散層
表面に至るゲート酸化膜を水平な積層膜に形成でき、こ
れによりゲート酸化膜を分離端の領域においても接合深
さを均一にして除去でき、拡散層厚を分離端近傍でも従
来法と比較して薄くすることなく拡散層の表面を露出で
きる。その結果、拡散層上にシリサイド膜を形成しても
接合のリークが発生するおそれを軽減でき、しかもシリ
サイド膜を厚く形成できて拡散抵抗を低減できる。
また、シリサイド膜表面から素子分離部表面にわたるコ
ンタクト領域を確保でき、コンタクト形成時のアライメ
ントマージンを大きくできる。さらに、窒素雰囲気下で
熱処理して金属膜表面に窒化膜を形成することにより、
後に形成するアルミ配線層中のアルミニウムがシリコン
基板へ拡散することを防止することができる。
ンタクト領域を確保でき、コンタクト形成時のアライメ
ントマージンを大きくできる。さらに、窒素雰囲気下で
熱処理して金属膜表面に窒化膜を形成することにより、
後に形成するアルミ配線層中のアルミニウムがシリコン
基板へ拡散することを防止することができる。
この発明において、素子分離部は、素子分離部形成領域
にRIEで溝を開けた後にCVD法で酸化シリコンを埋設して
形成される。
にRIEで溝を開けた後にCVD法で酸化シリコンを埋設して
形成される。
この発明において、不純物拡散層は、シリサイド膜を形
成する前に不純物としてドーパントをイオン注入して形
成される。
成する前に不純物としてドーパントをイオン注入して形
成される。
そして、上記シリサイド膜を形成する際に、素子分離部
のSiO2膜上に形成された、例えば、窒化チタンをパター
ニングしてそこで上層配線とのコンタクトが形成され
る。
のSiO2膜上に形成された、例えば、窒化チタンをパター
ニングしてそこで上層配線とのコンタクトが形成され
る。
この発明におけるシリサイド膜として、Ti,Co,Ta,Ptな
どのメタルが使用される。
どのメタルが使用される。
（ホ）実施例 以下図に示す実施例に基づいてこの発明を詳述する。な
お、これによってこの発明は限定を受けるものではな
い。
お、これによってこの発明は限定を受けるものではな
い。
第１図（ｄ）において、BF2 +の高濃度Ｐ型不純物拡散層
３およびポリSiのゲート電極４を有するシリコン基板１
上に、拡散層３の周辺を基板１の表面に形成された溝1a
と溝に埋設されたSiO2からなる素子分離部20が配設さ
れ、拡散層表面およびゲート電極４上にはTiSi2のシリ
サイド膜６が配設されている。
３およびポリSiのゲート電極４を有するシリコン基板１
上に、拡散層３の周辺を基板１の表面に形成された溝1a
と溝に埋設されたSiO2からなる素子分離部20が配設さ
れ、拡散層表面およびゲート電極４上にはTiSi2のシリ
サイド膜６が配設されている。
また、ゲート電極４には、下面および側壁にそれぞれSi
O2のゲート酸化膜2aおよびサイドウォール2bが形成され
ている。
O2のゲート酸化膜2aおよびサイドウォール2bが形成され
ている。
そして、全面にCVD法によってSiOxの層間絶縁膜８が形
成されるとともに、ゲート電極４とのコンタクトホール
10を介してAl-Siの上層配線９がシリサイド膜６と接続
され、不純物拡散層３と上層配線９のコンタクトは、素
子分離部20の表面および不純物拡散層３上のシリサイド
膜６の表面にまたがる領域に配設されたTiN膜７と、コ
ンタクトホール11を介しておこなわれる。
成されるとともに、ゲート電極４とのコンタクトホール
10を介してAl-Siの上層配線９がシリサイド膜６と接続
され、不純物拡散層３と上層配線９のコンタクトは、素
子分離部20の表面および不純物拡散層３上のシリサイド
膜６の表面にまたがる領域に配設されたTiN膜７と、コ
ンタクトホール11を介しておこなわれる。
以下製造方法について説明する。
LDD型のトランジスタを製造するには、まず、シリコン
基板１上に素子分離用の溝1aを形成し、その溝に酸化シ
リコンを埋設して素子分離部20を形成し、続いて、シリ
コン基板１の表面に熱酸化によって酸化シリコンのゲー
ト酸化膜2aを形成した後この上に酸化シリコン2bで覆わ
れたポリシリコンのゲート電極部４を形成し、その後、
ゲート電極部４をマスクにしてシリコン基板１上にBF2 +
をイオン注入してP+拡散層３およびP-拡散層3aを上記素
子分離部20で包囲して形成し［第１図（ａ）参照］、次
いで、酸化シリコンの選択エッチングをおこなって不純
物拡散層３上およびゲート電極部４上面の酸化シリコン
膜を除去し［第１図（ｂ）参照］、続いて、全面にTi膜
を積層した後（図示せず）、N2ガス雰囲気中で、650℃
で熱処理を付して不純物拡散層３およびゲート電極部４
上に自己整合的にTiSi2のシリサイド膜６を形成し、続
いて上記N2ガスとTiが反応してなる酸化シリコン膜上の
TiNの導電膜のうち、パターニングによって、素子分離
部20上の導電膜部分７のみを、不純物拡散層３上のシリ
サイド膜６と接続するよう残存させ［第１図（ｃ）参
照］、しかる後、全面にCVD法によってSiOxの層間絶縁
膜８を形成した後、上記導電膜部分７上およびゲート電
極部４上の層間絶縁膜８を開口してコンタクトホール1
1,10を形成し、続いて、各コンタクトホール11,10を介
してAl-Siの上層配線９を形成する［第１図（ｄ）参
照］。
基板１上に素子分離用の溝1aを形成し、その溝に酸化シ
リコンを埋設して素子分離部20を形成し、続いて、シリ
コン基板１の表面に熱酸化によって酸化シリコンのゲー
ト酸化膜2aを形成した後この上に酸化シリコン2bで覆わ
れたポリシリコンのゲート電極部４を形成し、その後、
ゲート電極部４をマスクにしてシリコン基板１上にBF2 +
をイオン注入してP+拡散層３およびP-拡散層3aを上記素
子分離部20で包囲して形成し［第１図（ａ）参照］、次
いで、酸化シリコンの選択エッチングをおこなって不純
物拡散層３上およびゲート電極部４上面の酸化シリコン
膜を除去し［第１図（ｂ）参照］、続いて、全面にTi膜
を積層した後（図示せず）、N2ガス雰囲気中で、650℃
で熱処理を付して不純物拡散層３およびゲート電極部４
上に自己整合的にTiSi2のシリサイド膜６を形成し、続
いて上記N2ガスとTiが反応してなる酸化シリコン膜上の
TiNの導電膜のうち、パターニングによって、素子分離
部20上の導電膜部分７のみを、不純物拡散層３上のシリ
サイド膜６と接続するよう残存させ［第１図（ｃ）参
照］、しかる後、全面にCVD法によってSiOxの層間絶縁
膜８を形成した後、上記導電膜部分７上およびゲート電
極部４上の層間絶縁膜８を開口してコンタクトホール1
1,10を形成し、続いて、各コンタクトホール11,10を介
してAl-Siの上層配線９を形成する［第１図（ｄ）参
照］。
このように本実施例では、素子分離部20の分離端近傍の
拡散層３でも、その層厚は他の拡散層部分と変わらず、
逆バイアス印加時の接合リーク電流を低減できる。ま
た、拡散層３上から素子分離部20上にわたりTiN膜７を
残存させることにより、拡散層上のみならず広い領域で
上層配線７とのコンタクト領域を確保できるとともに、
コンタクトホール11を形成する際に、コンタクトエッチ
におけるオーバーエッチにも余裕ができる。しかも同じ
大きさのコンタクト径を用いる場合、下部コンタクト面
積が大きくなるため、コンタクト・フォト時のアライメ
ントマージンをゆるくできる。
拡散層３でも、その層厚は他の拡散層部分と変わらず、
逆バイアス印加時の接合リーク電流を低減できる。ま
た、拡散層３上から素子分離部20上にわたりTiN膜７を
残存させることにより、拡散層上のみならず広い領域で
上層配線７とのコンタクト領域を確保できるとともに、
コンタクトホール11を形成する際に、コンタクトエッチ
におけるオーバーエッチにも余裕ができる。しかも同じ
大きさのコンタクト径を用いる場合、下部コンタクト面
積が大きくなるため、コンタクト・フォト時のアライメ
ントマージンをゆるくできる。
（ヘ）発明の効果 以上のようにこの発明によれば、半導体集積回路のシリ
サイド膜を有する半導体装置において、シリコン酸化膜
により素子分離された、浅い拡散層上にシリサイド膜を
接合リークを発生させることなく形成でき、厚いシリサ
イド膜を積層できて拡散抵抗を低減できる。また、素子
分離部上に同時形成された導電膜上にコンタクトを形成
できてコンタクト形成時のマージンを大きくできる。さ
らに、窒素雰囲気下で熱処理して金属膜表面に窒化膜を
形成することにより、後に形成するアルミ配線層中のア
ルミニウムがシリコン基板へ拡散することを防止するこ
とができる。
サイド膜を有する半導体装置において、シリコン酸化膜
により素子分離された、浅い拡散層上にシリサイド膜を
接合リークを発生させることなく形成でき、厚いシリサ
イド膜を積層できて拡散抵抗を低減できる。また、素子
分離部上に同時形成された導電膜上にコンタクトを形成
できてコンタクト形成時のマージンを大きくできる。さ
らに、窒素雰囲気下で熱処理して金属膜表面に窒化膜を
形成することにより、後に形成するアルミ配線層中のア
ルミニウムがシリコン基板へ拡散することを防止するこ
とができる。
第１図はこの発明の一実施例を説明するための製造工程
説明図、第２図は従来例を示す製造工程説明図である。 １……シリコン基板、1a……溝 2a……ゲート酸化膜、３……P+拡散層、６……TiSi2の
シリサイド膜、11……コンタクトホール、20……素子分
離部。
説明図、第２図は従来例を示す製造工程説明図である。 １……シリコン基板、1a……溝 2a……ゲート酸化膜、３……P+拡散層、６……TiSi2の
シリサイド膜、11……コンタクトホール、20……素子分
離部。
Claims (1)
- 【請求項１】シリコン基板上の少なくとも不純物拡散層
上に自己整合的にシリサイド膜を形成するに際して、 シリコン基板上に素子分離用の溝を形成し、その溝に酸
化シリコンを埋設して素子分離部を形成し、続いて、シ
リコン基板表面に酸化シリコンの絶縁膜を形成した後、
シリコン基板上に上記絶縁膜を介して不純物を注入し、
不純物拡散層を上記素子分離部の周囲に形成し、次に、
少なくとも不純物拡散層表面が露出するように上記絶縁
膜を除去し、しかる後、シリコン基板上全面に高融点金
属膜を形成し、窒素雰囲気下で熱処理して不純物拡散層
の露出面上に選択的にシリサイド膜を形成するととも
に、前記高融点金属膜の表面に窒化膜を形成し、上記窒
化膜の一部を上記素子分離部上に位置するようにパター
ニングした後、全面に層間絶縁膜を形成し、上記窒化膜
が露出するようにコンタクトホールを形成し、上記窒化
膜と電気的に接続するようにアルミ配線を形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151414A JPH0777263B2 (ja) | 1989-06-13 | 1989-06-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151414A JPH0777263B2 (ja) | 1989-06-13 | 1989-06-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0314241A JPH0314241A (ja) | 1991-01-22 |
| JPH0777263B2 true JPH0777263B2 (ja) | 1995-08-16 |
Family
ID=15518090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151414A Expired - Fee Related JPH0777263B2 (ja) | 1989-06-13 | 1989-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777263B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470124B1 (ko) * | 2002-09-05 | 2005-02-05 | 동부아남반도체 주식회사 | 반도체 소자의 실리사이드 어닐 블록층과 샐로우 트렌치아이솔레이션 블록층 제조 방법 |
| JP2004235255A (ja) | 2003-01-28 | 2004-08-19 | Nec Electronics Corp | 半導体装置の製造方法及び半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703551A (en) * | 1986-01-24 | 1987-11-03 | Ncr Corporation | Process for forming LDD MOS/CMOS structures |
| JPH0227737A (ja) * | 1988-07-15 | 1990-01-30 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-06-13 JP JP1151414A patent/JPH0777263B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0314241A (ja) | 1991-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070816 Year of fee payment: 12 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080816 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |