JPH0777457B2 - 時間スイツチ - Google Patents
時間スイツチInfo
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- JPH0777457B2 JPH0777457B2 JP2611087A JP2611087A JPH0777457B2 JP H0777457 B2 JPH0777457 B2 JP H0777457B2 JP 2611087 A JP2611087 A JP 2611087A JP 2611087 A JP2611087 A JP 2611087A JP H0777457 B2 JPH0777457 B2 JP H0777457B2
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- input
- output
- output data
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割多重された伝送路の信号交換を行う時
間スイッチに関し、特にハード量を少なくすることが可
能な時間スイッチに関するものである。
間スイッチに関し、特にハード量を少なくすることが可
能な時間スイッチに関するものである。
従来の、シフトレジスタをバッファメモリとして用いた
時間スイッチは、島津等によって提案された「アイ・イ
ー・イー・イー ジャーナル オン セレクテッド エ
リアズ イン コミュニケィション」SAC−４巻,No.1,
第32〜38頁（IEEE Journal on Selected Areas in Comm
unications,vol.SAC−4,No.1,pp32−38,1986）に記載さ
れたものが知られている。
時間スイッチは、島津等によって提案された「アイ・イ
ー・イー・イー ジャーナル オン セレクテッド エ
リアズ イン コミュニケィション」SAC−４巻,No.1,
第32〜38頁（IEEE Journal on Selected Areas in Comm
unications,vol.SAC−4,No.1,pp32−38,1986）に記載さ
れたものが知られている。
第７図は上述のシフトレジスタ形時間スイッチの構成を
示す図である。図において、１は入力データハイウェ
イ、２は出力データハイウェイ、３−１〜３−４はシフ
トレジスタにより構成された入力データレジスタ、４−
１〜４−４はデータを一時ラッチしておくデータラッチ
レジスタ、５−１〜５−４は2:1のセレクタ回路、６−
１〜６−４はシフトレジスタにより構成された出力デー
タレジスタ、７−１〜７−４は上記データラッチレジス
タ４−１〜４−４にラッチされているデータを、上記出
力データレジスタ６−１〜６−４に転送するタイミング
を発生するデコーダ回路、８−１〜８−４は交換順序の
情報を記憶している保持メモリを示している。
示す図である。図において、１は入力データハイウェ
イ、２は出力データハイウェイ、３−１〜３−４はシフ
トレジスタにより構成された入力データレジスタ、４−
１〜４−４はデータを一時ラッチしておくデータラッチ
レジスタ、５−１〜５−４は2:1のセレクタ回路、６−
１〜６−４はシフトレジスタにより構成された出力デー
タレジスタ、７−１〜７−４は上記データラッチレジス
タ４−１〜４−４にラッチされているデータを、上記出
力データレジスタ６−１〜６−４に転送するタイミング
を発生するデコーダ回路、８−１〜８−４は交換順序の
情報を記憶している保持メモリを示している。
第８図（ａ）〜（ｆ）に、入力データ「abcd」が出力デ
ータ「bacd」に交換される場合を例とした動作図を示
す。以下、第８図（ａ）〜（ｆ）を用いて交換動作を説
明する。
ータ「bacd」に交換される場合を例とした動作図を示
す。以下、第８図（ａ）〜（ｆ）を用いて交換動作を説
明する。
第８図（ａ）に示す通り、入力データハイウェイ１上を
伝送されて来た入力データ「abcd」は、入力データレジ
スタ３−１〜３−４にラッチされた後、データラッチレ
ジスタ４−１〜４−４に転送される。交換情報を記憶し
ている保持メモリ８−１〜８−４には、第８図（ａ）に
示す如きデータが予め記憶されている。このデータは、
対応する出力タイムスロットの入力データ番号が入って
いる。上の例では、ａ＝11,b＝10,c＝01,d＝00が入って
いる。
伝送されて来た入力データ「abcd」は、入力データレジ
スタ３−１〜３−４にラッチされた後、データラッチレ
ジスタ４−１〜４−４に転送される。交換情報を記憶し
ている保持メモリ８−１〜８−４には、第８図（ａ）に
示す如きデータが予め記憶されている。このデータは、
対応する出力タイムスロットの入力データ番号が入って
いる。上の例では、ａ＝11,b＝10,c＝01,d＝00が入って
いる。
デコーダ７−１〜７−４においては、上記保持メモリ８
−１〜８−４の内容を見て、第８図（ａ）ではデコーダ
７−３の出力が“H"レベルとなり、セレクタ回路５−３
が切替わり、データラッチレジスタ４−３の内容“b"が
出力データレジスタ６−３に転送される。
−１〜８−４の内容を見て、第８図（ａ）ではデコーダ
７−３の出力が“H"レベルとなり、セレクタ回路５−３
が切替わり、データラッチレジスタ４−３の内容“b"が
出力データレジスタ６−３に転送される。
次のタイミングの状態を第８図（ｂ）に示す。次のフレ
ームの先頭データ“a"が入力データレジスタ３−１にラ
ッチされ、出力データレジスタ６−１〜６−４はシフト
動作をする。保持メモリ８−１〜８−４もこれらと同期
してシフトする。第８図（ｂ）においては、デコーダ７
−1,7−２の出力が“H"レベルとなり、セレクタ回路５
−１および５−２が切替わり、データラッチレジスタ４
−1,4−２の内容“d",“c"が出力データレジスタ６−1,
6−２に転送される。出力データレジスタ６−３の内容
だった“b"は、出力データレジスタ６−４にシフトして
いる。
ームの先頭データ“a"が入力データレジスタ３−１にラ
ッチされ、出力データレジスタ６−１〜６−４はシフト
動作をする。保持メモリ８−１〜８−４もこれらと同期
してシフトする。第８図（ｂ）においては、デコーダ７
−1,7−２の出力が“H"レベルとなり、セレクタ回路５
−１および５−２が切替わり、データラッチレジスタ４
−1,4−２の内容“d",“c"が出力データレジスタ６−1,
6−２に転送される。出力データレジスタ６−３の内容
だった“b"は、出力データレジスタ６−４にシフトして
いる。
同様に、第８図（ｄ）まで４クロック時間ですべてのデ
ータは出力データハイウェイ２に転送されるか、もしく
は、出力データレジスタ６−１〜６−４上にラッチされ
る。更に、繰り返し、第８図（ｅ），（ｆ）に示す如く
動作することにより、入力データ「abcd」は、その時間
位置を交換され、「bacd」となる。
ータは出力データハイウェイ２に転送されるか、もしく
は、出力データレジスタ６−１〜６−４上にラッチされ
る。更に、繰り返し、第８図（ｅ），（ｆ）に示す如く
動作することにより、入力データ「abcd」は、その時間
位置を交換され、「bacd」となる。
上記従来技術は、その交換動作速度が殆んどシフトレジ
スタの動作速度まで高速化でき、前記島津等は、この構
成を用いて、GaAs技術で2GHz以上の動作速度を有する時
間スイッチを実現できることを報告している。しかしな
がら、上記技術において、ｎビットの場合のハードウェ
ア量を求めると、入力データレジスタｎビット，データ
ラッチレジスタｎビット，出力データレジスタｎビッ
ト，保持メモリlog2n×ｎビット，デコーダｎ個，セレ
クタ（2:1）ｎ個から構成されることになり、おおよ
そ、ｎ（３＋log2n）ビットのフリップフロップと、4n
程度のゲートが必要となり、大規模なスイッチを構成す
るのは難かしいという問題がある。
スタの動作速度まで高速化でき、前記島津等は、この構
成を用いて、GaAs技術で2GHz以上の動作速度を有する時
間スイッチを実現できることを報告している。しかしな
がら、上記技術において、ｎビットの場合のハードウェ
ア量を求めると、入力データレジスタｎビット，データ
ラッチレジスタｎビット，出力データレジスタｎビッ
ト，保持メモリlog2n×ｎビット，デコーダｎ個，セレ
クタ（2:1）ｎ個から構成されることになり、おおよ
そ、ｎ（３＋log2n）ビットのフリップフロップと、4n
程度のゲートが必要となり、大規模なスイッチを構成す
るのは難かしいという問題がある。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の時間スイッチにおける上述の如き
問題を解消し、多重度が大きくなっても、ハードウェア
量が比較的少なくて済み、かつ、容易に拡大でき、高速
性も期待し得る時間スイッチを提供することにある。
するところは、従来の時間スイッチにおける上述の如き
問題を解消し、多重度が大きくなっても、ハードウェア
量が比較的少なくて済み、かつ、容易に拡大でき、高速
性も期待し得る時間スイッチを提供することにある。
本発明の上記目的は、2nタイムスロットが時分割多重
された信号を交換する時間スイッチにおいて、シフトレ
ジスタで構成され、交換の順序を決定する情報を記憶し
た保持メモリと、該保持メモリと同期してシフトされ、
入力データハイウェイから入力されたデータを格納する
ためのｎビットのシフトレジスタで構成される入力デー
タレジスタと、該保持メモリと同期してシフトされ、出
力データハイウェイへ出力するために交換されたデータ
を格納するｎビットのシフトレジスタで構成される出力
データレジスタと、前記入力データレジスタの入力デー
タハイウェイからの入力端より数えてｋ番目（１≦ｋ≦
ｎ−１）のビット出力を、前記出力データレジスタの出
力データハイウェイへの出力端より数えてｋ番目および
ｋ＋１番目（１≦ｋ≦ｎ−１）のビット入力へ転送する
リンクと、前記リンクにより出力データレジスタの各ビ
ット入力へ転送された２つの入力と前段の出力データレ
ジスタからの入力のうちから、前記保持メモリに記憶さ
れた情報に基づいて１つの入力を選択し前記出力データ
レジスタの各ビットに入力するセレクタとを具備するこ
とを特徴とする時間スイッチによって達成される。
された信号を交換する時間スイッチにおいて、シフトレ
ジスタで構成され、交換の順序を決定する情報を記憶し
た保持メモリと、該保持メモリと同期してシフトされ、
入力データハイウェイから入力されたデータを格納する
ためのｎビットのシフトレジスタで構成される入力デー
タレジスタと、該保持メモリと同期してシフトされ、出
力データハイウェイへ出力するために交換されたデータ
を格納するｎビットのシフトレジスタで構成される出力
データレジスタと、前記入力データレジスタの入力デー
タハイウェイからの入力端より数えてｋ番目（１≦ｋ≦
ｎ−１）のビット出力を、前記出力データレジスタの出
力データハイウェイへの出力端より数えてｋ番目および
ｋ＋１番目（１≦ｋ≦ｎ−１）のビット入力へ転送する
リンクと、前記リンクにより出力データレジスタの各ビ
ット入力へ転送された２つの入力と前段の出力データレ
ジスタからの入力のうちから、前記保持メモリに記憶さ
れた情報に基づいて１つの入力を選択し前記出力データ
レジスタの各ビットに入力するセレクタとを具備するこ
とを特徴とする時間スイッチによって達成される。
また、の時間スイッチを基本構成とし、前記入力デ
ータレジスタの出力端子と、前記出力データレジスタの
入力端子と、前記保持メモリの入力端子および出力端子
とをそれぞれ縦続接続用の拡張端子とし、複数の前記基
本構成を縦続接続したことを特徴とする時分割スイッチ
によっても達成される。
ータレジスタの出力端子と、前記出力データレジスタの
入力端子と、前記保持メモリの入力端子および出力端子
とをそれぞれ縦続接続用の拡張端子とし、複数の前記基
本構成を縦続接続したことを特徴とする時分割スイッチ
によっても達成される。
さらに、の時間スイッチを基本構成とし、前記入力
データレジスタおよび出力データレジスタを、複数の入
力データハイウェイおよび出力データハイウェイに対応
して複数並列に配置し、前記１つの入力データレジスタ
の入力データハイウェイからの入力端より数えてｋ番目
（１≦ｋ≦ｎ−１）のビット出力を、前記複数の出力デ
ータレジスタの出力データハイウェイへの出力端より数
えてｋ番目およびｋ＋１番目（１≦ｋ≦ｎ−１）のビッ
ト入力へ転送する複数のリンクと、 前記複数のリンクにより出力データレジスタの各ビット
入力へ転送された複数の入力のうちから１つの入力を選
択し、前記出力データレジスタの各ビットに入力するセ
レクタとを具備することにより、複数の前記基本構成を
並列接続したことを特徴とする時間スイッチによっても
達成される。
データレジスタおよび出力データレジスタを、複数の入
力データハイウェイおよび出力データハイウェイに対応
して複数並列に配置し、前記１つの入力データレジスタ
の入力データハイウェイからの入力端より数えてｋ番目
（１≦ｋ≦ｎ−１）のビット出力を、前記複数の出力デ
ータレジスタの出力データハイウェイへの出力端より数
えてｋ番目およびｋ＋１番目（１≦ｋ≦ｎ−１）のビッ
ト入力へ転送する複数のリンクと、 前記複数のリンクにより出力データレジスタの各ビット
入力へ転送された複数の入力のうちから１つの入力を選
択し、前記出力データレジスタの各ビットに入力するセ
レクタとを具備することにより、複数の前記基本構成を
並列接続したことを特徴とする時間スイッチによっても
達成される。
本発明に係わる時間スイッチは、シフトレジスタにより
構成された入力データレジスタのあるビットから、やは
り、シフトレジスタにより構成された出力データレジス
タの２個所のビットに転送し得ることを最も主要な特徴
としている。
構成された入力データレジスタのあるビットから、やは
り、シフトレジスタにより構成された出力データレジス
タの２個所のビットに転送し得ることを最も主要な特徴
としている。
これにより、従来はｎビットの時間スイッチを構成する
のに、ｎビットの入力データレジスタとｎビットの出力
データレジスタとを必要としていたのを、n/2ビットの
入力データレジスタとn/2ビットの出力データレジスタ
とにより構成できるようにしたものである。
のに、ｎビットの入力データレジスタとｎビットの出力
データレジスタとを必要としていたのを、n/2ビットの
入力データレジスタとn/2ビットの出力データレジスタ
とにより構成できるようにしたものである。
以下、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図は本発明の一実施例を示す時間スイッチの構成図
である。図において、記号1,2,3−ｉおよび６−ｉ（ｉ
＝１〜４）は、先に第７図に示したと同じ構成要素を示
しており、８−１〜８−８はシフトレジスタにより構成
された保持メモリ、また、９−１〜９−４はデコード機
能を有する3:1セレクタ（以下、単に「セレクタ」とい
う）を示している。
である。図において、記号1,2,3−ｉおよび６−ｉ（ｉ
＝１〜４）は、先に第７図に示したと同じ構成要素を示
しており、８−１〜８−８はシフトレジスタにより構成
された保持メモリ、また、９−１〜９−４はデコード機
能を有する3:1セレクタ（以下、単に「セレクタ」とい
う）を示している。
なお、，，‥‥は、後述するスライド数を示して
おり、入力データレジスタ３−１〜３−４に並記された
数字０〜4,出力データレジスタ６−１〜６−４に並記さ
れた数字１〜４は、後述するインプット（Ｉ）およびア
ウトプット（Ｏ）を示している（第２図，第４図参
照）。
おり、入力データレジスタ３−１〜３−４に並記された
数字０〜4,出力データレジスタ６−１〜６−４に並記さ
れた数字１〜４は、後述するインプット（Ｉ）およびア
ウトプット（Ｏ）を示している（第２図，第４図参
照）。
第２図に入力データハイウェイ（A0,B0,C0,D0,E0,F0,
G0,H0）を、出力データハイウェイ（C-1,B0,A0,D0,E0,E
0,G0,H0）に交換接続する例を示す。また、第３図
（ａ）〜（ｉ）に、第２図の交換接続の動作を示す。以
下、第１図，第２図および第３図（ａ）〜（ｉ）を用い
て、本実施例の動作を説明する。
G0,H0）を、出力データハイウェイ（C-1,B0,A0,D0,E0,E
0,G0,H0）に交換接続する例を示す。また、第３図
（ａ）〜（ｉ）に、第２図の交換接続の動作を示す。以
下、第１図，第２図および第３図（ａ）〜（ｉ）を用い
て、本実施例の動作を説明する。
第２図において、スライド数とは、入力データハイウェ
イ上の時間位置から何タイムスロット時間遅らせたかを
示すものと定義する。なお、第２図の例において、タイ
ムスロットC-1は、次のフレームまで遅延させることに
より、あたかも時間位置が前に交換される如き機能を実
現している。
イ上の時間位置から何タイムスロット時間遅らせたかを
示すものと定義する。なお、第２図の例において、タイ
ムスロットC-1は、次のフレームまで遅延させることに
より、あたかも時間位置が前に交換される如き機能を実
現している。
第１図の構成において、保持メモリ８−ｉの出力と入力
データレジスタ３−ｉからの線路上に書かれているスラ
イド数（〜）とが一致する場合には、当該データが
セレクタ９−ｉにより選択される。一致するものがない
場合は、前段の出力データレジスタ６−（ｉ＋１）のデ
ータがシフトされ選択される。
データレジスタ３−ｉからの線路上に書かれているスラ
イド数（〜）とが一致する場合には、当該データが
セレクタ９−ｉにより選択される。一致するものがない
場合は、前段の出力データレジスタ６−（ｉ＋１）のデ
ータがシフトされ選択される。
以下、これを具体例により説明する。
第３図（ａ）では、データのフレーム位相に合せて、保
持メモリをセットしてある状態を示す。保持メモリ８−
１〜８−４の内容（7,1,3,1）と、スライド数〜と
はいずれも一致していないため、データの転送は行われ
ない。
持メモリをセットしてある状態を示す。保持メモリ８−
１〜８−４の内容（7,1,3,1）と、スライド数〜と
はいずれも一致していないため、データの転送は行われ
ない。
第３図（ｂ）において、入力データハイウェイ１のデー
タは、入力データレジスタ３−ｉ上をシフトする。この
シフトと同期して、保持メモリ８−１〜８−８も、図の
如くシフトする。ここで、保持メモリ８−１の内容“1"
と、セレクタ９−１へのスライド数とが一致し、ま
た、保持メモリ８−２の内容“3"と、セレクタ９−３へ
のスライド数とが一致しているため、ＡおよびＢのデ
ータが、それぞれ、図のように転送される。
タは、入力データレジスタ３−ｉ上をシフトする。この
シフトと同期して、保持メモリ８−１〜８−８も、図の
如くシフトする。ここで、保持メモリ８−１の内容“1"
と、セレクタ９−１へのスライド数とが一致し、ま
た、保持メモリ８−２の内容“3"と、セレクタ９−３へ
のスライド数とが一致しているため、ＡおよびＢのデ
ータが、それぞれ、図のように転送される。
再び、入力データレジスタ３−ｉが右シフト、保持メモ
リ８−ｉが左シフト、更に、出力データレジスタ６−ｉ
が左シフトすると、第３図（ｃ）のようになる。同様
に、第３図（ｄ），（ｅ）とシフトすることにより、逐
次、交換動作を行う。
リ８−ｉが左シフト、更に、出力データレジスタ６−ｉ
が左シフトすると、第３図（ｃ）のようになる。同様
に、第３図（ｄ），（ｅ）とシフトすることにより、逐
次、交換動作を行う。
第３図（ｆ），（ｇ）では、入力データＥをコピーし、
出力データハイウェイ上に２つ出力する1:n接続（放送
分配型接続）を示した。
出力データハイウェイ上に２つ出力する1:n接続（放送
分配型接続）を示した。
第４図は交換動作の原理を示す図である。横軸左側の数
字０〜４は、第１図，第３図に示した入力データレジス
タ３−１〜３−４に並記された数字（以下、「Input
（Ｉ）」という）を、縦軸上の数字１〜４は同出力デー
タレジスタ６−１〜６−４に並記された数字（以下、
「Output（Ｏ）」という）を、それぞれ示している。な
お、図中の，，‥‥は、前記スライド数を示して
いる。
字０〜４は、第１図，第３図に示した入力データレジス
タ３−１〜３−４に並記された数字（以下、「Input
（Ｉ）」という）を、縦軸上の数字１〜４は同出力デー
タレジスタ６−１〜６−４に並記された数字（以下、
「Output（Ｏ）」という）を、それぞれ示している。な
お、図中の，，‥‥は、前記スライド数を示して
いる。
１クロック周期毎に入力データレジスタ３−１〜３−４
上をシフトするデータは、第４図上で、０→１→２‥‥
と動いて行く。これと同期して、保持メモリ８−ｉもシ
フトし、この内容と図中のスライド数が一致すると、デ
ータは縦軸の出力データレジスタに転送される。破線で
示す遷移は時間を必要としない遷移である。
上をシフトするデータは、第４図上で、０→１→２‥‥
と動いて行く。これと同期して、保持メモリ８−ｉもシ
フトし、この内容と図中のスライド数が一致すると、デ
ータは縦軸の出力データレジスタに転送される。破線で
示す遷移は時間を必要としない遷移である。
出力データレジスタ６−ｉ上に遷移すると、次に、横軸
の右側斜め矢印の遷移を行う。この遷移はやはり１クロ
ック毎に行われるものであり、出力データレジスタ６−
ｉ上のシフト動作を意味する。一連の遷移を行うと、ス
ライド数は、前記入力データレジスタ３−ｉのシフト回
数（Ｉ）と出力データレジスタ６−ｉのシフト回数
（Ｏ）の和で、 Ｓ＝Ｉ＋Ｏ ‥‥（１） となる。
の右側斜め矢印の遷移を行う。この遷移はやはり１クロ
ック毎に行われるものであり、出力データレジスタ６−
ｉ上のシフト動作を意味する。一連の遷移を行うと、ス
ライド数は、前記入力データレジスタ３−ｉのシフト回
数（Ｉ）と出力データレジスタ６−ｉのシフト回数
（Ｏ）の和で、 Ｓ＝Ｉ＋Ｏ ‥‥（１） となる。
第５図に、先に第３図（ａ）〜（ｉ）に示した動作の流
れを示した。
れを示した。
第４図において、入力データレジスタ３−ｉ上の１つの
状態を、２つのデータが同時に専有することがあり得な
いことは容易に理解されよう。また、出力データレジス
タ６−ｉ上の１つの状態を２つのデータが共有すること
は、出力データハイウェイ２上の１つのタイムスロット
に２つ以上のデータを交換接続することを意味し、その
ようなスライド数を選ぶことはできない。
状態を、２つのデータが同時に専有することがあり得な
いことは容易に理解されよう。また、出力データレジス
タ６−ｉ上の１つの状態を２つのデータが共有すること
は、出力データハイウェイ２上の１つのタイムスロット
に２つ以上のデータを交換接続することを意味し、その
ようなスライド数を選ぶことはできない。
このことは、任意の入力タイムスロット番号をi,jとす
るとき、そのスライド数Si,Sj（但し、ｉ＜ｊとする）
間には、 Sj≠Si＋（ｊ−ｉ） ‥‥（２） の関係が成立することを意味する。
るとき、そのスライド数Si,Sj（但し、ｉ＜ｊとする）
間には、 Sj≠Si＋（ｊ−ｉ） ‥‥（２） の関係が成立することを意味する。
また、保持メモリ８−ｉの内容aiは、ある入力タイムス
ロット番号ｉをSiだけスライドさせて交換接続するに
は、 a(i+4-Si)mods＝Si ‥‥（３） となる。つまり、a(i+4-Si)modsの保持メモリの内容をS
iとすれば良い。（３）式によりすべてのデータが交換
接続されることの証明は、他のある入力タイムスロット
番号ｊをSjだけスライドさせて交換接続するには、
（３）式より a(j+4-Sj)mods＝Sj ‥‥（３′） となり、（３）式および（３′）式において１つの保持
メモリの内容をSi,Sjにすることはあり得ない。
ロット番号ｉをSiだけスライドさせて交換接続するに
は、 a(i+4-Si)mods＝Si ‥‥（３） となる。つまり、a(i+4-Si)modsの保持メモリの内容をS
iとすれば良い。（３）式によりすべてのデータが交換
接続されることの証明は、他のある入力タイムスロット
番号ｊをSjだけスライドさせて交換接続するには、
（３）式より a(j+4-Sj)mods＝Sj ‥‥（３′） となり、（３）式および（３′）式において１つの保持
メモリの内容をSi,Sjにすることはあり得ない。
すなわち、 （ｉ＋４−Si）mod8 ＝（ｊ＋４−Sj）mod8 ‥‥（４） とすると（２）式と矛盾が生ずる。従って、異なる入力
タイムスロット番号を交換接続するには、異なる保持メ
モリを用いることになり、任意の入力データをあるスラ
イド数により、任意の出力データに交換接続し得ること
がわかる。
タイムスロット番号を交換接続するには、異なる保持メ
モリを用いることになり、任意の入力データをあるスラ
イド数により、任意の出力データに交換接続し得ること
がわかる。
1:n接続（放送分配型接続）に関しても、同様に可能で
あることが証明できる。
あることが証明できる。
上記実施例に示す構成におけるハード量に関しては、第
１図においてｎビットの時間スイッチを構成するのに、
入力データレジスタ３をn/2ビット、出力データレジス
タ６をn/2ビット、保持メモリ８をｎ×log2nビット必要
とする。これは、前述の従来技術によるものに比較し
て、20〜30％のハード量削減効果となる。
１図においてｎビットの時間スイッチを構成するのに、
入力データレジスタ３をn/2ビット、出力データレジス
タ６をn/2ビット、保持メモリ８をｎ×log2nビット必要
とする。これは、前述の従来技術によるものに比較し
て、20〜30％のハード量削減効果となる。
また、シフトレジスタの動作速度は、ベアラ速度（１ビ
ット当りの信号情報速度）をｖとすると、nvとなる。な
お、前記GaAsやSi−バイポーラ等の高速のデバイスを用
いて時間スイッチを構成する場合は、スピードよりもハ
ード量がネックとなるので、本実施例の上記ハード量削
減効果がそのまま生きて来る。
ット当りの信号情報速度）をｖとすると、nvとなる。な
お、前記GaAsやSi−バイポーラ等の高速のデバイスを用
いて時間スイッチを構成する場合は、スピードよりもハ
ード量がネックとなるので、本実施例の上記ハード量削
減効果がそのまま生きて来る。
上記実施例においては、入力シフトレジスタ３から出力
シフトレジスタ６へのデータ転送に3:1セレクタを用い
ているが、その方法は、必ずしも3:1セレクタに限定さ
れるものではない。
シフトレジスタ６へのデータ転送に3:1セレクタを用い
ているが、その方法は、必ずしも3:1セレクタに限定さ
れるものではない。
第６図（ａ）に、第１図の構成を縦続接続可能な構成と
した拡大法の一実施例を示す。第６図（ａ）において
は、第１図の構成のうち、入力データレジスタから出力
データレジスタへのデータの転送を行う3:1セレクタ
を、デコード機能を有するトランスファゲートで構成し
たものを、２個縦続接続する実施例を示している。上記
デコード機能を有するトランスファゲートは、例えば、
第６図（ｂ）に示す如き回路で実現することができる。
なお、図中の縦の破線は、この左右がそれぞれ別々のチ
ップに構成されることを示している。
した拡大法の一実施例を示す。第６図（ａ）において
は、第１図の構成のうち、入力データレジスタから出力
データレジスタへのデータの転送を行う3:1セレクタ
を、デコード機能を有するトランスファゲートで構成し
たものを、２個縦続接続する実施例を示している。上記
デコード機能を有するトランスファゲートは、例えば、
第６図（ｂ）に示す如き回路で実現することができる。
なお、図中の縦の破線は、この左右がそれぞれ別々のチ
ップに構成されることを示している。
すなわち、第６図（ａ）において、記号1,2,3−i,6−i,
8−ｉは先の実施例に示した構成要素を示しており、10
−ｉ（ｉ＝11〜16,21〜26）は縦続接続用端子を、11−
ｉ（ｉ＝11〜18,21〜28）は上記デコード機能を有する
トランスファゲートを示している。図において、保持メ
モリ８の内容と、デコード機能を有するトランスファゲ
ート11内に書かれている数字とが一致すると、データが
当該トランスファゲート11内を通過することが可能とな
る如く構成されている。
8−ｉは先の実施例に示した構成要素を示しており、10
−ｉ（ｉ＝11〜16,21〜26）は縦続接続用端子を、11−
ｉ（ｉ＝11〜18,21〜28）は上記デコード機能を有する
トランスファゲートを示している。図において、保持メ
モリ８の内容と、デコード機能を有するトランスファゲ
ート11内に書かれている数字とが一致すると、データが
当該トランスファゲート11内を通過することが可能とな
る如く構成されている。
本実施例は、８ビット用の時間スイッチを２個縦続接続
し、16ビット用の時間スイッチを実現した例である。こ
の場合、保持メモリ８は、ｋ個縦続接続するならば、lo
g2（ｎ×ｋ）×ｎビット必要である。
し、16ビット用の時間スイッチを実現した例である。こ
の場合、保持メモリ８は、ｋ個縦続接続するならば、lo
g2（ｎ×ｋ）×ｎビット必要である。
第６図（ｃ）は、第１図の構成を並列接続可能な構成と
した拡大法の一実施例を示す。第６図（ｃ）では、保持
メモリ８の記載は省略しているが、各出力データレジス
タ対応にメモリを有する。
した拡大法の一実施例を示す。第６図（ｃ）では、保持
メモリ８の記載は省略しているが、各出力データレジス
タ対応にメモリを有する。
第６図（ｃ）において、１−ｉは入力データハイウェ
イ、２−ｉは出力データハイウェイ、５−ｉ（ｉ＝１〜
８）は2:1セレクタを示しており、他の記号は先の実施
例に示したと同じ構成要素を示すのに用いられている。
本実施例において、入力データハイウェイ１−１のデー
タは、セレクタ５−ｉを介して出力データハイウェイ２
−1,2−２のいずれにも出力させ得る。また、そのスラ
イド数は、第１図および第３図に示したと同様に、遅延
を与えることができる。本実施例の構成は、ハイウェイ
の速度ネックで高多重の時間スイッチが実現できない場
合に有効である。
イ、２−ｉは出力データハイウェイ、５−ｉ（ｉ＝１〜
８）は2:1セレクタを示しており、他の記号は先の実施
例に示したと同じ構成要素を示すのに用いられている。
本実施例において、入力データハイウェイ１−１のデー
タは、セレクタ５−ｉを介して出力データハイウェイ２
−1,2−２のいずれにも出力させ得る。また、そのスラ
イド数は、第１図および第３図に示したと同様に、遅延
を与えることができる。本実施例の構成は、ハイウェイ
の速度ネックで高多重の時間スイッチが実現できない場
合に有効である。
以上説明した如く、本発明の基本構成は、入力および出
力データレジスタが従来の半分でよく、更に、入力／出
力データレジスタ間のデータ転送ルートのファンアウト
も高々２であることを特徴としているため、ハード量が
少ない高速向けの時間スイッチを構成し得る利点があ
る。また、縦続接続し得るような端子を設けることによ
り、複数のチップで大規模の時間スイッチを容易に構成
できるという利点もある。
力データレジスタが従来の半分でよく、更に、入力／出
力データレジスタ間のデータ転送ルートのファンアウト
も高々２であることを特徴としているため、ハード量が
少ない高速向けの時間スイッチを構成し得る利点があ
る。また、縦続接続し得るような端子を設けることによ
り、複数のチップで大規模の時間スイッチを容易に構成
できるという利点もある。
また、入力／出力データレジスタ間にセレクタを有し
て、複数の入力データレジスタと複数の出力データレジ
スタ間のハイウェイ相互間でもデータを転送できる構成
にすることにより、ハイウェイの速度を上げることな
く、大規模の時間スイッチを構成することができる。
て、複数の入力データレジスタと複数の出力データレジ
スタ間のハイウェイ相互間でもデータを転送できる構成
にすることにより、ハイウェイの速度を上げることな
く、大規模の時間スイッチを構成することができる。
以上説明したように、本発明によれば、シフトレジスタ
により構成された入力データレジスタのあるビットか
ら、シフトレジスタにより構成された出力データレジス
タの２箇所のビットに転送させることができるので、多
重度が大きくなっても、ハードウェア量が比較的少なく
て済み、かつ構成を容易に拡大することができ、しかも
高速性も期待し得るという効果がある。
により構成された入力データレジスタのあるビットか
ら、シフトレジスタにより構成された出力データレジス
タの２箇所のビットに転送させることができるので、多
重度が大きくなっても、ハードウェア量が比較的少なく
て済み、かつ構成を容易に拡大することができ、しかも
高速性も期待し得るという効果がある。
第１図は本発明の一実施例を示す時間スイッチの構成
図、第２図は交換接続の例を示す図、第３図（ａ）〜
（ｉ）は交換接続の動作説明図、第４図は交換動作の原
理を示す図、第５図は第３図（ａ）〜（ｉ）に示した動
作の流れを示す図、第６図（ａ）は第１図の構成を縦続
接続可能な構成とした拡大法の一実施例を示す図、同
（ｂ）はトランスファゲートの構成例を示す図、同
（ｃ）は第１図の構成を並列接続可能な構成とした拡大
法の一実施例を示す図、第７図は従来のシフトレジスタ
形時間スイッチの構成を示す図、第８図（ａ）〜（ｆ）
はその動作説明図である。 1,1−i:入力データハイウェイ、2,2−i:出力データハイ
ウェイ、３−i:入力データレジスタ、５−i:2:1のセレ
クタ回路、６−i:出力データレジスタ、８−i:保持メモ
リ、９−i:2:1のセレクタ回路、10−i:縦続接続用端
子、11−i:トランスファゲート。
図、第２図は交換接続の例を示す図、第３図（ａ）〜
（ｉ）は交換接続の動作説明図、第４図は交換動作の原
理を示す図、第５図は第３図（ａ）〜（ｉ）に示した動
作の流れを示す図、第６図（ａ）は第１図の構成を縦続
接続可能な構成とした拡大法の一実施例を示す図、同
（ｂ）はトランスファゲートの構成例を示す図、同
（ｃ）は第１図の構成を並列接続可能な構成とした拡大
法の一実施例を示す図、第７図は従来のシフトレジスタ
形時間スイッチの構成を示す図、第８図（ａ）〜（ｆ）
はその動作説明図である。 1,1−i:入力データハイウェイ、2,2−i:出力データハイ
ウェイ、３−i:入力データレジスタ、５−i:2:1のセレ
クタ回路、６−i:出力データレジスタ、８−i:保持メモ
リ、９−i:2:1のセレクタ回路、10−i:縦続接続用端
子、11−i:トランスファゲート。
Claims (3)
- 【請求項１】2nタイムスロットが時分割多重された信号
を交換する時間スイッチにおいて、 シフトレジスタで構成され、交換の順序を決定する情報
を記憶した保持メモリと、 該保持メモリと同期してシフトされ、入力データハイウ
ェイから入力されたデータを格納するためのｎビットの
シフトレジスタで構成される入力データレジスタと、 該保持メモリと同期してシフトされ、出力データハイウ
ェイへ出力するために交換されたデータを格納するｎビ
ットのシフトレジスタで構成される出力データレジスタ
と、 前記入力データレジスタの入力データハイウェイからの
入力端より数えてｋ番目（１≦ｋ≦ｎ−１）のビット出
力を、前記出力データレジスタの出力データハイウェイ
への出力端より数えてｋ番目およびｋ＋１番目（１≦ｋ
≦ｎ−１）のビット入力へ転送するリンクと、 前記リンクにより出力データレジスタの各ビット入力へ
転送された２つの入力と前段の出力データレジスタから
の入力のうちから、前記保持メモリに記憶された情報に
基づいて１つの入力を選択し前記出力データレジスタの
各ビットに入力するセレクタと、 を具備することを特徴とする時間スイッチ。 - 【請求項２】2nタイムスロットが時分割多重された信号
を交換する時間スイッチにおいて、 シフトレジスタで構成され、交換の順序を決定する情報
を記憶した保持メモリと、 該保持メモリと同期してシフトされ、入力データハイウ
ェイから入力されたデータを格納するためのｎビットの
シフトレジスタで構成される入力データレジスタと、 該保持メモリと同期してシフトされ、出力データハイウ
ェイへ出力するために交換されたデータを格納するｎビ
ットのシフトレジスタで構成される出力データレジスタ
と、 前記入力データレジスタの入力データハイウェイからの
入力端より数えてｋ番目（１≦ｋ≦ｎ−１）のビット出
力を、前記出力データレジスタの出力データハイウェイ
への出力端より数えてｋ番目およびｋ＋１番目（１≦ｋ
≦ｎ−１）のビット入力へ転送するリンクと、 前記リンクにより出力データレジスタの各ビット入力へ
転送された２つの入力と前段の出力データレジスタから
の入力のうちから、前記保持メモリに記憶された情報に
基づいて１つの入力を選択し前記出力データレジスタの
各ビットに入力するセレクタとからなる時間スイッチを
基本構成とし、 前記入力データレジスタの出力端子と、前記出力データ
レジスタの入力端子と、前記保持メモリの入力端子およ
び出力端子と をそれぞれ縦続接続用の拡張端子とし、複数の前記基本
構成を縦続接続したことを特徴とする時分割スイッチ。 - 【請求項３】2nタイムスロットが時分割多重された信号
を交換する時間スイッチにおいて、 シフトレジスタで構成され、交換の順序を決定する情報
を記憶した保持メモリと、 該保持メモリと同期してシフトされ、入力データハイウ
ェイから入力されたデータを格納するためのｎビットの
シフトレジスタで構成される入力データレジスタと、 該保持メモリと同期してシフトされ、出力データハイウ
ェイへ出力するために交換されたデータを格納するｎビ
ットのシフトレジスタで構成される出力データレジスタ
と、 前記入力データレジスタの入力データハイウェイからの
入力端より数えてｋ番目（１≦ｋ≦ｎ−１）のビット出
力を、前記出力データレジスタの出力データハイウェイ
への出力端より数えてｋ番目およびｋ＋１番目（１≦ｋ
≦ｎ−１）のビット入力へ転送するリンクと、 前記リンクにより出力データレジスタの各ビット入力へ
転送された２つの入力と前段の出力データレジスタから
の入力のうちから、前記保持メモリに記憶された情報に
基づいて１つの入力を選択し前記出力データレジスタの
各ビットに入力するセレクタとからなる時間スイッチを
基本構成とし、 前記入力データレジスタおよび出力データレジスタを、
複数の入力データハイウェイおよび出力データハイウェ
イに対応して複数並列に配置し、 前記１つの入力データレジスタの入力データハイウェイ
からの入力端より数えてｋ番目（１≦ｋ≦ｎ−１）のビ
ット出力を、前記複数の出力データレジスタの出力デー
タハイウェイへの出力端より数えてｋ番目およびｋ＋１
番目（１≦ｋ≦ｎ−１）のビット入力へ転送する複数の
リンクと、 前記複数のリンクにより出力データレジスタの各ビット
入力へ転送された複数の入力のうちから１つの入力を選
択し、前記出力データレジスタの各ビットに入力するセ
レクタと を具備することにより、複数の前記基本構成を並列接続
したことを特徴とする時分割スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2611087A JPH0777457B2 (ja) | 1987-02-06 | 1987-02-06 | 時間スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2611087A JPH0777457B2 (ja) | 1987-02-06 | 1987-02-06 | 時間スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63193797A JPS63193797A (ja) | 1988-08-11 |
| JPH0777457B2 true JPH0777457B2 (ja) | 1995-08-16 |
Family
ID=12184449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2611087A Expired - Fee Related JPH0777457B2 (ja) | 1987-02-06 | 1987-02-06 | 時間スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777457B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5320497A (en) * | 1991-06-26 | 1994-06-14 | Smc Kabushiki Kaisha | Vacuum feeding apparatus |
-
1987
- 1987-02-06 JP JP2611087A patent/JPH0777457B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63193797A (ja) | 1988-08-11 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |