JP2000516054A - 直列―並列及び並列―直列コンバーター - Google Patents

Abstract

(57)【要約】 本発明は、高速の直列−並列及び並列−直列コンバーターであって、周波数分割器が含まれるものに関する。その直列−並列コンバーターは、シフトレジスタ（５１）、出力レジスタ（５２）及び周波数分割器（４０）からなる。前記並列−直列コンバーターは、レジスタ（６１）及び周波数分割器（４０）からなる。すべてのレジスタ（５１，５２，６１）及び周波数分割器は、クロック入力（ＣＫ０−ＣＫ７）からなり、その各々は、ある入りクロック信号（ＣＬＫ）に接続される。本発明によると、周波数分割器（４０）は、クロック動作メモリ回路を備えるＡＮＤゲートの機能を備えた、少なくとも２つの回路（０−７）からなる。各回路は、クロック入力（ＣＫ０−ＣＫ７）、第１のＡＮＤ入力、第２のＡＮＤ入力（ＳＥ０−ＳＥ７）及びその２つのＡＮＤ入力（ＳＤＩ０−ＳＤＩ７，ＳＥ０−ＳＥ７）の論理ＡＮＤ関数の値を出力する少なくとも一つの出力（Ｑ０−Ｑ７）からなる。その第１のＡＮＤ入力（ＳＤＩ０−ＳＤＩ７）は、相互に、かつ、出力の一つ（Ｑ７）からの反転信号に接続される。その第２のＡＮＤ入力（ＳＥ１−ＳＥ７）は、第１の回路（０）のものを除いて、先の回路（０−６）の出力（Ｑ０−Ｑ６）に接続される。最後に、周波数分割クロック信号（ＣＬＫｄｉｖ）は、出力の一つ（Ｑ４）から取り出される。

Description

【発明の詳細な説明】 直列−並列及び並列−直列コンバーター 発明の分野 本発明は、高速の直列−並列コンバーター及び並列−直列コンバーター並びに それらに含まれる周波数分割器に関する。 背景技術 ヨーロッパ特許出願ＥＰ４７９２９６Ａ１には、４つのＤ形フリップフロップ を含むシフトレジスタ、４つのＤ形フリップフロップを含む出力レジスタ、及び ２つのＤ形フリップフロップとインバーターを含む周波数分割器からなる、直列 −並列コンバーターが記述されている。その周波数分割器は、シフトレジスタと して、前記インバーターを経て第１のＤ形フリップフロップのＤ入力にフィード バックされる第２のＤ形フリップフロップのＱ出力と結合される。そのシフトレ ジスタと周波数分割器は、入りクロックで計時され、一方、前記出力レジスタは 、第２のＤ形フリップフロップのＱ出力から取り出される周波数分割信号によっ て計時される。 直列データ信号は、そのシフトレジスタの第１のＤ形フリップフロップのＤ入 力に取り込まれ、４番目のクロックサイクル毎に、そのシフトレジスタのＱ出力 から取り出され、そして、前記出力レジスタのＱ出力の並列データ信号として、 フィードアウトされる。 発明の概要 本発明の目的は、クロック動作メモリ回路の備わるＡＮＤゲートの機能を有す る回路からなる周波数分割器を提供することである。 本発明の別の目的は、例えば、コンバーターで使用される、高速で低価格の周 波数分割器を提供することである。 本発明の３つ目の目的は、周波数分割信号に加えて、パルス信号を作り出すこ ともできる周波数分割器を提供することである。 本発明の４つ目の目的は、高速で、低価格で、かつ、できる限り異なる種類の 少ない回路を用いる直列−並列コンバーターを提供することである。 本発明の５つ目の目的は、高速で、低価格で、かつ、異なる種類の回路をでき る限り数少なく用いる並列−直列コンバーターを提供することである。 本発明の６番目の目的は、直列−並列及び並列−直列変換が、双方とも起こり 得る高速ブロックを提供することである。 以前から知られている直列−並列及び並列−直列コンバーターの一つの問題は 、簡単で費用効率も良い方法で、高速コンバーターを作成するのが困難であると いうことにある。 本発明は、各出力が、少数の入力にしか結合されず、それでもって、回路にお ける遅延を低減する構造に基づいて、この問題を解決する。特徴としては、入り データ信号は、入りクロック信号に関して遅延され（またはその反対で）、デー タの中間でデータ信号を計時するものとなる。これによって、エラーの危険が低 減する。 本周波数分割器の一つの実施例においては、異なる入力が、異なる入力キャパ シタンスを有することが利用されていて、回路における遅延を、その入力を通常 ではないように用いることによって、低減することが可能となっている。製造費 を低減するという意図で、もっばら、いわゆるスキャンフリップフロップが、す なわち、多重化入力を備えたＤ形フリップフロップ、及びインバーターバッファ ーが、用いられている。 本発明によってもたらされる一つの利点は、その構成によって、直列−並列コ ンバーター及び並列−直列コンバーターを、以前のものよりも高速化して作るこ とが可能となることである。 本発明によってもたらされるもう一つの利点は、周波数分割器を、コンバータ ー以外の接続においても使用できることである。 図面の簡単な説明 図１ａは、スキャンフリップフロップを表示する回路記号を示す。 図１ｂは、スキャンフリップフロップ用の関数表を示す。 図２は、周波数コンバーターの回路レイアウトである。 図３は、直列−並列コンバーターの回路レイアウトである。 図４は、並列−直列コンバーターの回路レイアウトである。 図５は、図２−４における事象のタイムダイヤグラムである。 図６は、直列−並列及び並列−直列コンバーターを含む高速ブロックを例示す るブロック図式である。 好ましい実施例の詳細な説明 本発明を実施するときに、いわゆるスキャンフリップフロップを、すなわち、 モトローラによって販売されているＣＭＤＦ０２またはＣＭＤＦ０３のような多 重化入力を有するＤ形フリップフロップを、用いることができる。図１ａにスキ ャンフリップフロップを示す。例示されているフリップフロップは、４つの入力 を有する：データ入力Ｄ、クロック入力ＣＫ、スキャン入力ＳＤＩ及びスキャン 可能入力ＳＥ。そのフリップフロップは、また、２つの出力を有する：出力Ｑ及 び反転出力Ｑ。スキャン可能入力は、出力Ｑ及びＱＢでクロックアウトされたも のを、以下に従って制御する： スキャンフリップフロップができるだけ速く作動するために、一つにまとめら れ、同じ出力に接続される入力の数、すなわち、いわゆる出力のファンアウトを 、減らさなければならない。それについては、モトローラＣＭＤＦ０２において 、０のファンアウトでは、出力Ｑで、ローからハイに切り替えるときに０．７３ ９ｎｓの遅延があり、一方、それに対応する場合の８なるファンアウトでは、１ ．０６５ｎｓもの遅延があるという例によって、言及される。この現象の理由は 、すべての入力と出力及びそれらの間の接続が、キャパシタンスを有することに ある。本発明の概念の一つは、すべての出力で低ファンアウトを提供することに より、スピードを向上することである。 以下に記述するのは、１バイトが９ビットを含む実施例である。２ビット以上 からの範囲で、すべての変形が可能である。そのビットは、[８：０］と番号付 けられ、そこでは、ビット８が最も重要なビット（ＭＳＢ）（ｍｏｓｔ ｓｉｇ ｎｉｆｉｃａｎｔ ｂｉｔ）であり、ビット０が最も重要でないビット（ＬＳＢ ）（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）である。 図面中におけるスキャンフリップフロップのすべての入力及び出力に、番号付 けを行うのを避けるために、以下において、例えば、スキャンフリップフロップ ２は、出力Ｑ２及びデータ入力Ｄ２などを、図２及び図１ａについて有する、と いうように応用される。 周波数分割器 図２は、周波数分割器４０の一実施例を例示する。入りクロック信号ＣＬＫの 周波数を９で割って、出クロック信号ＣＬＫｄｉｖを形成するようにするために 、シフトレジスタのようなやり方で接続される、８つのスキャンフリップフロッ プ０−７が用いられる。入りクロック信号ＣＬＫは、すべてのスキャンフリップ フロップのクロック入力ＣＫａ（ａ＝０．７、ビット０−７に対応する）に結合 される。スピードを最適化する意図で、アースＪが、すべてのデータ入力Ｄａに 接続される。こうして、出力Ｑａが出現する： Ｑａ＝ＳＥａ＊ＳＤＩａ 入力ＳＥａ及びＳＤＩａは、それゆえに交換可能であり、スキャン可能入力Ｓ Ｅの入力キャパシタンスが、スキャン入力ＳＤＩの入力キャパシタンスよりも高 いという事実に鑑みると、それは、利益のあることである。従って、いくつかの スキャン可能入力ＳＥが、一つにかつ同じ出力に接続されるときは、遅延は、同 じ数のスキャン入力ＳＤＩが、同じ出力に接続された場合よりも、大きなものと なる。 周波数分割器４０のスキャン可能入力ＳＥａは、このように機能的に用いるこ とができ、それが可能となるのは、各スキャンフリップフロップの出力Ｑａが、 最後のスキャンフリップフロップ７を除いて、次に続くスキャンフリップフロッ プのスキャン可能入力ＳＥａ＋１に接続されているからである。さらに、すべて のスキャン入力ＳＤＩａは、一緒に、最後のスキャンフリップフロップ７の逆出 力ＱＢ７に接続されている。 周波数分割器４０が正常に機能するときは、１６進法に基づく以下の数列が、 出力Ｑａで得られる［７：０］：００，０１，０３，０７，０Ｆ，１Ｆ，３Ｆ， ７Ｆ，ＦＦ，００．．．、図５参照。周波数分割器４０をゼロにセットすること が可能なように望まれるならば、リセット信号Ｒが、第１のスキャンフリップフ ロップの、空いているまたは占有されていないスキャン可能入力ＳＥ１に、あわ よくばインバーター４１を経て、当てられる。インバーター４１が使われていて 、リセット信号Ｒが、少なくとも８クロックサイクルの間、ハイに保たれるなら ば、周波数分割器４０の全体が、図５にも示されているように、ゼロにされる。 入りクロック信号ＣＬＫの周波数が９で割られるので、出クロック信号ＣＬＫ ｄｉｖは、２つのコンフィギュレーションの一つを有しうる：パルス比率は、４ ４％かまたは５５％である（パルス比率は、信号がハイである間の時間をサイク ル時間で割って定義される）。例示の場合には、パルス比率５５％が選択されて おり、というのは、Ｎ形及びＰ形トランジスタの間でバランスのとれていない駆 動能力が、出クロック信号ＣＬＫｄｉｖが用いられるときに、より低いパルス比 率に反して作用するからである。出クロック信号ＣＬＫｄｉｖは、それゆえ、ス キャンフリップフロップ４からは、図２におけるように、インバーター４２を経 て、出力Ｑ４からか、または、直接、反転出力ＱＢ４から取り出される。この後 者の場合においては、クロック信号ＣＬＫｄｉｖが、多くの回路によって用いら れるようであるならば、バッファーを組み込むことが必要である。さもなければ 、周波数分割器４０に負荷をかけすぎる危険があり、それが遅くなるもととなる 。 周波数分割器４０が、直列−並列コンバーターまたは並列−直列コンバーター を制御するために用いられるならば、パルスＢＰが必要とされる。このパルスは 、第１のフリップフロップ０から、少なくとも一つのインバーター４３（図３ま たは４を参照）を経て、出力Ｑ０か、または、好ましくは、（図２に示されるよ うに）反転出力ＱＢ０かのいずれかから取り出される。 入りクロック信号の適切な周波数は、１８４．３２ＭＨｚであるが、それは、 ２０．４８ＭＨｚの出クロック信号を提供する。試験によって、より速いスピー ドが可能であることが示されている。しかしながら、データを失わないようにす るために、安全の限界を定めることが適切である。 前述の例において、スキャンフリップフロップのスキャンマルチプレクサは、 クロック動作メモリ回路を備えたＡＮＤゲートの一種として用いられている。し かしながら、もし、周波数分割器が、例えば、以下に記述されるコンバーターの 一つにおいて用いられるときに、どれだけ多くのあるいはどれだけ少なくの信号 が、回路において遅延されるかということに、注意が払われるならば、同じ機能 を有する他の回路が、代わりに用いられても良いことが理解される。 直列−並列コンバーター 周波数分割器が必要となる典型的な場合は、直列−並列コンバーターにおいて である。設計を最適化するためには、できるだけ数少ない種類の回路を用いるこ とが適切である。図３は、もっぱら、スキャンフリップフロップとインバーター が用いられている、直列−並列コンバーター５０の実施例を例示する。 使用されている周波数分割器は、前述の周波数分割器４０である。入り直列デ ータ信号Ｄｉｎ，ｓを受信するために、シフトレジスタ５１が、また、出力並列 データ信号Ｄｏｕｔ，ｐを送信するために、出力レジスタ５２が用いられる。 入りクロック信号ＣＬＫが、共通して、周波数分割器４０、シフトレジスタ５ １及び出力レジスタ５２に接続される。クロック動作プロセスをスピードアップ するために、クロック信号が、３つの並列接続されたインバーター５３でバッフ ァーされる：周波数分割器４０へのもの、シフトレジスタ５１へのもの及び出力 レジスタ５２へのもの。 シフトレジスタ５１は、最後のスキャンフリップフロップ１８を除いて、以下 のスキャンフリップフロップでデータ入力Ｄｂ＋１に接続され、かつ、すべての クロック入力ＣＫｂに結合される入りクロック信号ＣＬＫで計時される各スキャ ンフリップフロップに、出力Ｑｂ（ｂ＝１０−１８、ビット０−８に対応する） を備える、ほとんど通常の９ビットシフトレジスタである。しかしながら、シフ トレジスタ５１と典型的なシフトレジスタとの違いは、並列信号Ｄｏｕｔ，ｐが 反転出力ＱＢｂから取り出され、出力でのファンアウトを低減するようになって いることである。スキャンフリップフロップ１０−１８の多重化部分が用いられ ていないので、通常のＤ形フリップフロップをこの点で使っても良い。 データ信号を、データの中間のどこかで計時することは有益である。これは、 特に、高速で重要であり、というのは、そうでなければデータが失われてしまう からである。クロック動作を最適化するために、入りデータ信号Ｄｉｎ，ｓは、 信号を異なる程度にバッファーリングすることによって、入りクロック信号ＣＬ Ｋに関して遅延される。例示の場合においては、入りクロック信号ＣＬＫは、２ つのインバーター５５，５３でバッファーされ（上記コメントも参照のこと）、 一方、入りデータ信号は、３つのインバーター５４でバッファーされる。シフト レジスタ入力Ｄ１０と並列に接続されるインバーターの負荷５５で、良好な最適 化が得られる。これにより、入りクロック信号ＣＬＫに関しての、入りデータ信 号Ｄｉｎ，ｓの遅延が、負荷５５の大きさの助けで、精巧に調整できるものとな る。代わりに、並列−直列コンバーターに関して、以下に記述されるのと同様の 解決策を用いることもできる。 出力レジスタ５２は、９つのスキャンフリップフロップ２０−２８を含む。デ ータ入力Ｄｃ（ここでｃ＝２０−２８、ビット０−８に対応する）は、各々、シ フトレジスタ５１で、それぞれ反転された出力ＱＢｂ（ｂ＝ｃ−１０）に結合さ れる。クロック入力ＣＫｃは、入りクロック信号ＣＬＫに結合され、シフトレジ スタのクロック入力ＣＫｂと同じ程度にまでバッファーされる。出力レジスタ５ ２の各スキャンフリップフロップ２０−２８で、出力Ｑｃは、スキャン入力ＳＤ Ｉｃにフィードバックされる。 スキャン可能入力ＳＥｃで、周波数分割器４０から、パルス信号ＢＰが取り込 まれる。そのパルス信号ＢＰは、少なくとも２つの並列接続されたインバーター によって適切にバッファーされ、ファンアウトを低減するものとなる。図３に、 ３つのインバーター４３を含む例が示される。 出力レジスタ５２は、Ｑｃが、８クロックサイクルの間、ＳＤＩｃに等しくな るように機能する。パルスＢＰは、スキャン可能入力ＳＥｃに、９番目のクロッ クサイクルで出現し、ＱｃをＤｃに等しいものにする。 直列−並列コンバーター５０全体は、直列データ信号Ｄｉｎ，ｓが、シフトレ ジスタ５１に、１ビット／クロックサイクルで計時されるように、機能する、図 ５参照。シフトレジスタ５１は、９番目のクロックサイクル毎に新しいバイトを 含む。このバイトは、出力レジスタ５２においてクロックインされ、並列データ 信号Ｄｏｕｔ，ｐは、入りデータ信号Ｄｉｎ，ｓのスピードの９分の１に対応す るスピードで取り出される。 インバーターに代えてバッファーを用いることも、時には可能であるが、バッ ファーは、しばしばインバーターよりも信号を遅延するので、計算を行って、異 なる信号がお互いに関して間違った相に入らないようにすることが必要となる。 当然、バッファーが反転しないことを考慮することも、また、必要である。 前記においては、１バイトが９ビットを含むということが想定されている。２ 以上からのすべてのビット数が可能である。 並列−直列コンバーター 並列−直列コンバーターには、周波数分割器も必要とされる。この場合には、 できる限り少ない種類の回路を用いて、設計を最適化することも適切である。図 ４には、スキャンフリップフロップ、インバーター及びバッファーのみが用いら れている並列−直列コンバーター６０の実施例が例示されている。 この実施例において、前述の周波数分割器４０が、周波数分割器として用いら れている。加えて、入り並列データ信号Ｄｉｎ，ｐを受信し、出直列データ信号 Ｄｏｕｔ，ｓを送信するために、レジスタ６１が用いられている。 入りクロック信号ＣＬＫは、周波数分割器４０及びレジスタ６１に、共通に結 合されている。クロック動作をスピードアップするために、クロック信号ＣＬＫ は、２つの並列接続されたインバーター６３でバッファーされる：周波数分割器 ４０へのもの及びレジスタ６１へのもの。 レジスタ６１は、シフトレジスタのようなもので、９つのスキャンフリップフ ロップ３０−３８に結合している。並列データ信号Ｄｉｎ，ｐは、データ入力Ｄ ｄ（ｄ＝３０−３８、ビット０−８に対応する）で取り込まれ、また、入りクロ ック信号ＣＬＫは、スキャンフリップフロップのクロック入力ＣＫｄに結合され る。各スキャンフリップフロップでの出力Ｑｄは、最後のスキャンフリップフロ ップ３８を除いて、次のスキャンフリップフロップでのスキャン入力ＳＤＩｄ＋ １に結合される。直列データ信号Ｄｏｕｔ，ｓは、最後のスキャンフリップフロ ップ３８の出力Ｑ３８から、選択的にバッファー６４を経て、取り出される。 直列−並列コンバーター５０の場合におけるように、データ信号を、どこかデ ータの中間で計時することは有益である。これは、特に高速において有益なもの であり、というのは、さもなければデータが失われてしまうからである。直列− 並列コンバーター５０に適用されるのに類似する解決策が、この場合にも適用で きる。別の良いやり方（図４を参照）は、入りクロック信号ＣＬＫを、入りデー タ信号Ｄｉｎ，ｐに関して、その信号を相互に異なる程度にバッファーすること によって、遅延させることである。例示の実施例においては、入りクロック信号 ＣＬＫは、２つのインバーター６４，６３でバッファーされ（上記コメントも参 照のこと）、一方、入りデータ信号Ｄｉｎ，ｐは、バッファー５４でバッファー される。バッファーが遅延する程度は、インバーターが遅延する程度よりも大き いので、望ましい効果が達成される。 周波数分割器４０から到着し、かつ、最初のものを除いて、すべてのスキャン フリップフロップで、スキャン可能入力ＳＥｄに接続される、パルス信号ＢＰの 助けで、変換が制御される。パルス信号ＢＰを、少なくとも２つの並列接続され たインバーターを経て、バッファーすることが、まさに、直列−並列コンバータ ー５０の場合のように、適切である。図４に、２つのインバーター４３を備えた 例が示される。 レジスタ６１は、８クロックサイクルの間、Ｑｄ＝ＳＤＩｄとなるように機能 する。パルスＢＰは、スキャン可能入力ＳＥｄで、９番目のクロックサイクル間 に発生し、結果としてＱｄ＝Ｄｄとなる。 このように、並列−直列コンバーター６０全体は、新しい並列データＤｉｎ， ｐが、９番目のクロックサイクル毎に、データ入力Ｄｄを経て、レジスタ６１に 入るように機能する、図５参照。データ信号は、それに続く８サイクルの間に、 レジスタ６１を通ってシフトされ、最後のスキャンフリップフロップ３８での出 力Ｑ３８を通って、直列データ信号Ｄｏｕｔ，ｓとして、出力される。そのとき 、直列データ信号Ｄｏｕｔ，ｓのスピードは、並列データ信号Ｄｉｎ，ｐのスピ ードよりも９倍大きなものである。 直列−並列コンバーターの記述において言及された、インバーターとバッファ ーとの間の交換に関して適用されなければならない、これらの可能性及び注意に ついては、また、並列−直列コンバーターの場合にも適用される。 本実施例において、１バイトは９ビットを含むという想定である。２以上のす べてのビット数が可能である。 高速ブロック 図６には、直列−並列及び並列−直列コンバーターがどのように適用できるも のであるかが示されている。 システムにおけるボード間でデータ信号を転送する一つの効果的な方法は、１ ８４Ｍｂｉｔ／ｓのデータ転送速度で、ＳＮ１４−インターフェイス（スイッチ ネットワークインターフェイス）７１ａ−７１ｆを経るものである。しかしなが ら、このデータ転送速度は、例えば、ＡＳＩＣ回路７３（Ａｐｐｌｉｃａｔｉｏ ｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のような集積 回路内での使用については実際的ではない。その解決策は、入り直列データ信号 Ｄｉｎａ−Ｄｉｎｃを、９ビットの並列データ信号Ｄｏｕｔａ−Ｄｏｕｔｃに細 分化して、入りクロック信号ＣＬＫ１８４ａ−ＣＬＫ１８４ｄを９で割ることに より、ＡＳＩＣ回路７４の残部に、２０ＭＨｚのクロック信号ＣＬＫ２０ａ−Ｃ ＬＫ２０ｄを発生させるものである。そのとき、それに対応するプロセスが反対 の方向でも起きる；出９ビット並列データ信号Ｄｉｎｄが、出直列データ信号Ｄ ｏｕｔｄに変換される。 これらの機能は、高速ブロック７０によって取り扱われる。例示の実施例にお いて、このブロックは、１つの並列−直列コンバーター６０と３つの直列−並列 コンバーター５０ａ−５０ｃを含み、こうして、出ＳＮ１４チャンネルＤｏｕｔ ｄ及び３つの入りＳＤ１４チャンネルＤｉｎａ−Ｄｉｎｃを取り扱う。出ＳＮ１ ４チャンネルＤｏｕｔｄは、個々に抑止できる、すなわち、各ブランチＤｏｕｔ ｄ１−Ｄｏｕｔｄ３を、抑止信号Ｋｉｌｌ１−Ｋｉｌｌ３が適用されるＡＮＤゲ ート７５−７７に通すことによって、一定に低いレベルに維持できる、３つの異 なるブランチＤｏｕｔｄ１−Ｄｏｕｔｄ３に分割される。抑止信号Ｋｉｌｌ１− Ｋｉｌｌ３がハイであるとき、信号は、出ＳＮ１４チャンネルＤｏｕｔｄから、 ＡＮＤゲート７５−７７を問題なく通り過ぎるが、しかし、抑止信号Ｋｉｌｌ１ −Ｋｉｌｌ３がローであることによって、ＡＮＤゲート７５−７７での出力がゼ ロにセットされる。 もちろん、抑止信号Ｋｉｌｌ１−Ｋｉｌｌ３は、能動的にローとして、すなわ ち、入力の上流のインバーターと一緒に、機能することが、実際上もっとも適切 である。 コンバーター５０ａ−ｃ，６０が同時に作動するのを確実にするために、すべ てのコンバーター５０ａ−ｃ，６０において、ＡＳＩＣ回路７４の残部から制御 されるリセット信号Ｒの助けで、同時に、周波数分割をゼロ設定することが可能 である。 そして、この高速ブロックは、入力信号及び出力信号による要求に応じて、か つ、望まれるスピードに従って変形し得る。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ， ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，Ｇ Ｂ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ， ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，Ｎ Ｏ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ， ＵＳ，ＵＺ，ＶＮ，ＹＵ 【要約の続き】 ＳＥ７）は、第１の回路（０）のものを除いて、先の回 路（０−６）の出力（Ｑ０−Ｑ６）に接続される。最後 に、周波数分割クロック信号（ＣＬＫｄｉｖ）は、出力 の一つ（Ｑ４）から取り出される。

Claims (1)

1. 【特許請求の範囲】 １．入りクロック信号（ＣＬＫ）の周波数を分割するための、周波数分割器で あって、その周波数分割器は、その入りクロック信号（ＣＬＫ）に結合されるク ロック入力（ＣＫ０−ＣＫ７）を含み、その周波数分割器は、クロック動作メモ リ回路を備えるＡＮＤゲートの機能を有する少なくとも２つの回路（０−７）を 含み、前記回路の各々は、クロック入力（ＣＫ０−ＣＫ７）、第１のＡＮＤ入力 （ＳＤＩ０−ＳＤＩ７）、第２のＡＮＤ入力（ＳＥ０−ＳＥ７）、及び２つのＡ ＮＤ入力（ＳＤＩ０−ＳＤＩ７，ＳＥ０−ＳＤＩ７）の論理ＡＮＤ関数の値を出 力する少なくとも一つの出力（Ｑ０−Ｑ７）を含み； 前記第１のＡＮＤ入力（ＳＤＩ０−ＳＤＩ７）は、相互に、かつ、出力の一つ （Ｑ７）からの反転信号に接続され； 前記第２のＡＮＤ入力（ＳＥ１−ＳＥ７）は、第１の回路（０）のものを除い て、一緒に、かつ、先の回路（０−６）の出力（Ｑ０−Ｑ６）に、接続されてお り；かつ、 周波数分割クロック信号（ＣＬＫｄｉｖ）が、出力の一つ（Ｑ４）から取り出 すことのできることを特徴とする周波数分割器。 ２．前記回路は、多重化入力を備えるＤ形フリップフリップ（０−７）であり 、そのＤ形フリップフロップは、各々が、データ入力（Ｄ０−Ｄ７）、スキャン 入力（ＳＤＩ０−ＳＤＩ７）、クロック入力（ＣＫ０−ＣＫ７）、スキャン可能 入力（ＳＥ０−ＳＥ７）、そのデータ入力（Ｄ０−Ｄ７）またはそのスキャン入 力（ＳＤＩ０−ＳＤＩ７）からそのスキャン可能入力（ＳＥ０−ＳＥ７）の値に 基づいて値を出力する出力（Ｑ０−Ｑ７）、及び逆出力（ＱＢ０−ＱＢ７）を含 んでおり； 前記データ入力（Ｄ０−Ｄ７）は、ローに保たれ； 前記スキャン入力（ＳＤＩ０−ＳＤＩ７）は、相互に、かつ、前記逆出力の一 つ（ＱＢ７）に接続される前記第１のＡＮＤ入力（ＳＤＩ０−ＳＤＩ７）に対応 し；かつ 前記スキャン可能入力（ＳＥ０−ＳＥ７）が前記第２のＡＮＤゲート（ＳＥ０ −ＳＥ７）に対応することを特徴とする請求項１に記載の周波数分割器。 ３．パルス信号（ＢＰ）が、出力の一つ（Ｑ０，ＱＢ０）から取り出すことが できることを特徴とする請求項１−２の一つに記載の周波数分割器。 ４．前記周波数分割器が、前記第１の回路（０）の第２のＡＮＤゲート（ＳＥ ０）に到着するリセット信号（Ｒ）の助けでゼロ設定されることを特徴とする請 求項１−３の一つに記載の周波数分割器。 ５．入りクロック信号（ＣＬＫ）に接続されるクロック入力（ＣＫ１０−ＣＫ １８）を有し、かつ、直列データ信号（Ｄｉｎ，ｓ）を入力するための入力（Ｄ １０）を有する、部分的なシフトレジスタ（５１）、 入りクロック信号（ＣＬＫ）に接続されるクロック入力（ＣＫ２０−ＣＫ２８） を有し、並列データ信号（Ｄｏｕｔ，ｐ）を出力するための出力（Ｑ２０−Ｑ２ ８、ＱＢ２０−ＱＢ２８）を有し、かつ、相互に、及び、前記シフトレジスタ（ ５１）の出力（Ｑ１０−Ｑ１８，ＱＢ１０−ＱＢ１８）に接続される入力（Ｄ２ ０−Ｄ２８）を有する、部分的な出力レジスタ（５２）、 及び、前記シフトレジスタクロック入力（ＣＫ１０−ＣＫ１８）に接続される 入りクロック信号（ＣＬＫ）に接続されるクロック入力（ＣＫ０−ＣＫ７）を有 する周波数分割器であって、その周波数分割器は、シフトレジスタ（５１）から のデータ信号が、前記出力レジスタ（５２）にクロックインされるとき、制御を 行う制御信号（ＢＰ）を出力する、部分的な周波数分割器を含む、直列−並列コ ンバーターであって、 前記周波数分割器（４０）は、クロック動作メモリ回路を備えるＡＮＤゲート の機能を有する少なくとも２つの回路（０−７）を含み、その回路の各々は、ク ロック入力（ＣＫ０−ＣＫ７）、第１のＡＮＤ入力（ＳＤＩ０−ＳＤＩ７）、第 ２のＡＮＤ入力（ＳＥ１−ＳＥ７）、及びそれら２つのＡＮＤ入力（ＳＤＩ０− ＳＤＩ７，ＳＥ０−ＳＥ７）の論理ＡＮＤ関数の値を出力する、少なくとも一つ の出力（Ｑ０−Ｑ７）とを含み； 前記第１のＡＮＤ入力（ＳＤＩ０−ＳＤＩ７）は、一緒に、かつ、出力の一つ （Ｑ７）からの反転信号に接続され； 前記第２のＡＮＤ入力（ＳＥ１−ＳＥ７）は、前記第１の回路（０）のものを 除いて、一緒に、かつ、先の回路（０−６）の出力（Ｑ０−Ｑ６）に接続されて おり；かつ、 周波数分割クロック信号（ＣＬＫｄｉｖ）が、出力の一つ（Ｑ４）から取り出 されることを特徴とする直列−並列コンバーター。 ６．前記コンバーターが、多重化入力を備えるＤ形フリップフロップ（０−２ ８）を含み、そのＤ形フリップフロップの各々が、データ入力（Ｄ０−Ｄ２８） 、スキャン入力（ＳＤＩ０−ＳＤＩ２８）、クロック入力（ＣＫ０−ＣＫ２８） 、スキャン可能入力（ＳＥ０−ＳＥ２８）、そのデータ入力（Ｄ０−Ｄ２８）ま たはそのスキャン入力（ＳＤＩ０−ＳＤＩ２８）からの値を、そのスキャン可能 入力（ＳＥ０−ＳＥ２８）の値に基づいて出力する出力（Ｑ０−Ｑ２８）、及び 逆出力（ＱＢ０−ＱＢ２８）を含んでおり； 前記周波数分割器（４０）のデータ入力（Ｄ０−Ｄ７）がローに保たれ； 前記周波数分割器（４０）の前記スキャン入力（ＳＤＩ０−ＳＤＩ７）が、相互 に、かつ、前記周波数分割器（４０）の逆出力（ＱＢ０−ＱＢ７）の一つに接続 される前記第１のＡＮＤ入力（ＳＤＩ０−ＳＤＩ７）に対応し； 及び、前記周波数分割器（４０）の前記スキャン可能入力（ＳＥ０−ＳＥ７） が、前記第２のＡＮＤ入力（ＳＥ０−ＳＥ７）に対応することを特徴とする請求 項５に記載の直列−並列コンバーター。 ７．前記入りクロック信号（ＣＬＫ）及び前記入り直列データ信号（Ｄｉｎ， ｓ）が、インバーターまたはバッファーで、データ信号（Ｄｉｎ，ｓ）を本質的 にデータの中途で計時するように、バッファーされることを特徴とする請求項５ −６のいずれかに記載の直列-並列コンバーター。 ８．付加された負荷（５５）が、シフトレジスタの入力（Ｄ１０）と並列に接 続され、入りクロック信号（ＣＬＫ）及び入り直列データ信号（Ｄｉｎ，ｓ）の 間の遅延の差が、精巧に調整されることを可能とすることを特徴とする請求項７ に記載の直列一並列コンバーター。 ９．前記負荷（５５）が、相互に並列に接続された４つのインバーターを含む ２つのグループからなることを特徴とする請求項８に記載の直列-並列コンバー ター。 １０．出力レジスタの出力（Ｑ２０−Ｑ２８）が、それそれのスキャン入力（ ＳＤＩ２０−ＳＤＩ２８）にフィードバックされ； 出力レジスタのクロック入力（ＣＫ２０−ＣＫ２８）が、同じ入りクロック信 号（ＣＬＫ）にシフトレジスタ及び周波数分割器（ＣＫ０−ＣＫ７）のクロック 入力（ＣＫ１０−ＣＫ１８）として接続され；及び、 前記制御信号（ＢＰ）が、前記出力レジスタのスキャン可能入力（ＳＥ２０− ＳＥ２８）に印可されるパルス信号であることを特徴とする請求項６−９のいず れかに記載の直列−並列コンバーター。 １１．反転並列データ信号（Ｄｏｕｔ，ｐ）が、前記出力レジスタの逆出力（ ＱＢ２０−ＱＢ２８）から取り出されることを特徴とする請求項６−１０のいず れかに記載の直列−並列コンバーター。 １２．前記シフトレジスタ（５１）から取り出されるデータ信号が、前記シフ トレジスタの逆出力（ＱＢ１０−ＱＢ１８）から取り出されることを特徴とする 請求項６−１１のいずれか一つに記載の直列−並列コンバーター。 １３．前記パルス信号（ＢＰ）が、少なくとも２つの並列結合されたインバー ター（４３）またはバッファーで、バッファーされることを特徴とする請求項６ −１２のいずれか一つに記載の直列−並列コンバーター。 １４．入りクロック信号（ＣＬＫ）に結合されるクロック入力（ＣＫ３０−Ｃ Ｋ３８）を備え、並列データ信号（Ｄｉｎ，ｐ）を入力するための入力（Ｄ３０ −Ｄ３８）、及び、直列データ信号（Ｄｏｕｔ，ｓ）を出力するための少なくと も一つの出力（Ｑ３８）を有する部分的なレジスタ（６１）；及び、 入りクロック信号（ＣＬＫ）に結合されるクロック入力（ＣＫ０−ＣＫ７）を 有する部分的な周波数分割器（４０）であって、新しい並列データ信号（Ｄｉｎ ，ｐ）が、前記レジスタ（６１）に取り込まれるときに制御を行う制御信号（Ｂ Ｐ）を出力する周波数分割器（４０）を含む並列一直列コンバーターであって、 前記周波数分割器（４０）が、クロック動作メモリ回路を備えるＡＮＤゲートと して機能する少なくとも２つの回路（０−７）を含み、その回路の各々は、クロ ック入力（ＣＫ０−ＣＫ７）、第１のＡＮＤ入力（ＳＤＩ０−ＳＤＩ７）、第２ のＡＮＤ入力（ＳＥ０−ＳＥ７）、及び、その２つのＡＮＤ入力（ＳＤＩ０−Ｓ ＤＩ７，ＳＥ０−ＳＥ７）の論理ＡＮＤ関数の値を出力する少なくとも一つの出 力（Ｑ０−Ｑ７）を含み； 前記第１のＡＮＤ入力（ＳＤＩ０−ＳＤＩ７）は、相互に、かつ、出力の一つ （Ｑ７）からの反転信号に結合されており； 前記第２のＡＮＤゲート（ＳＥ１−ＳＥ７）は、前記第１の回路（０）のもの を除いて、先の回路（０−６）の出力（Ｑ０−Ｑ６）に接続されており；かつ、 周波数分割クロック信号（ＣＬＫｄｉｖ）が、出力の一つ（Ｑ４）から取り出さ れることを特徴とする並列−直列コンバーター。 １５．前記レジスタ（６１）が、多重化入力を備えるＤ形フリップフロップ（ ３８）を含み、そのＤ形フリップフロップの各々は、データ入力（Ｄ３０−Ｄ３ ８）、スキャン入力（ＳＤＩ３０−ＳＤＩ３８）、クロック入力（ＣＫ３０−Ｃ Ｋ３８）、スキャン可能入力（ＳＥ３０−ＳＥ３８）、そのデータ入力（Ｄ３０ −Ｄ３８）またはそのスキャン入力（ＳＤＩ３０−ＳＤＩ３８）から、そのスキ ャン可能入力（ＳＥ３０−ＳＥ３８）の値によって、値を出力する出力（Ｑ３０ −Ｑ３８）、及び逆出力（ＱＢ３０−ＱＢ３８）を含んでおり； 前記周波数分割器（４０）のデータ入力（Ｄ０−Ｄ７）は、ローに保たれ； 前記周波数分割器（４０）のスキャン入力（ＳＤＩ０−ＳＤＩ７）は、相互に 、かつ前記周波数分割器（４０）の逆出力の一つ（ＱＢ７）に接続される前記第 １のＡＮＤ入力（ＳＤＩ０−ＳＤＩ７）に対応し；かつ 前記周波数分割器（４０）のスキャン可能入力（ＳＥ０−ＳＥ７）が、前記第 ２のＡＮＤ入力（ＳＥ０−ＳＥ７）に対応することを特徴とする請求項１４に記 載の並列−直列コンバーター。 １６．入りクロック信号（ＣＬＫ）及び入り並列データ信号（Ｄｉｎ，ｐ）が 、インバーター（６３）またはバッファーで、そのデータ信号（Ｄｉｎ，ｐ）が 、実質的にデータの中途で計時されるように、バッファーされることを特徴とす る請求項１４−１５のいずれか一つに記載の並列−直列コンバーター。 １７．前記制御信号（ＢＰ）が、少なくとも２つの並列接続されたインバータ ー（４３）またはバッファーでバッファーされ、かつ、前記レジスタ（６１）の スキャン可能入力（ＳＥ３１−ＳＥ３８）に接続されるパルス信号であることを 特徴とする請求項１４−１６のいずれか一つに記載の並列−直列コンバーター。 １８．高転送スピード信号及び低転送スピード信号の間のインターフェースと して機能し、かつ、少なくとも一つの並列−直列コンバーター及び少なくとも一 つの直列−並列コンバーターを含む高速ブロックであって、その直列−並列コン バーターが請求項５に記載のもので、その並列−直列コンバーターが請求項１４ に記載のものであることを特徴とする高速ブロック。 １９．低速信号及び高速信号の間のインターフェースとして機能する高速ブロ ックにおいて、請求項５に記載の直列−並列コンバーター及び請求項１４に記載 の並列−直列コンバーターを使用すること。