JPH077748B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH077748B2 JPH077748B2 JP15434186A JP15434186A JPH077748B2 JP H077748 B2 JPH077748 B2 JP H077748B2 JP 15434186 A JP15434186 A JP 15434186A JP 15434186 A JP15434186 A JP 15434186A JP H077748 B2 JPH077748 B2 JP H077748B2
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Description
【発明の詳細な説明】 〔概要〕 サイモックス（SIMOX）法を用いた絶縁層上の半導体層
（SOI:Semiconductor On Insulator）の形成において、 シリコン基板の表面層に対するIV族半導体イオン注入を
追加することにより、 形成されるSOIの結晶性向上を図ったものである。
（SOI:Semiconductor On Insulator）の形成において、 シリコン基板の表面層に対するIV族半導体イオン注入を
追加することにより、 形成されるSOIの結晶性向上を図ったものである。
本発明は、半導体装置の製造方法に係り、特に、SIMOX
法を用いたSOIの形成方法に関す。
法を用いたSOIの形成方法に関す。
SOIは、形成するトランジスタなどの素子の完全分離や
高速化を可能にするものとして、形成方法がいろいろと
研究されている。
高速化を可能にするものとして、形成方法がいろいろと
研究されている。
SOI形成の一方法であるSIMOX法は、他の方法に比してSO
I形成の工程が単純である特徴を有するが、形成されたS
OIには難点が残されているので改良が望まれている。
I形成の工程が単純である特徴を有するが、形成されたS
OIには難点が残されているので改良が望まれている。
SIMOX法を用いたSOI形成の従来方法は、第４図の工程順
側面図（ａ）（ｂ）に示す如くである。
側面図（ａ）（ｂ）に示す如くである。
即ち、先ず図（ａ）に示す如くシリコン基板１に酸素を
深く多量にイオン注入して基板１内に酸素注入層２を形
成し、その後熱処理を行って酸素注入層２を図（ｂ）に
示す如く埋込み二酸化シリコン層３に変化させる。さす
れば、二酸化シリコン層３を絶縁層にしたSOIなるシリ
コン層４が形成される。
深く多量にイオン注入して基板１内に酸素注入層２を形
成し、その後熱処理を行って酸素注入層２を図（ｂ）に
示す如く埋込み二酸化シリコン層３に変化させる。さす
れば、二酸化シリコン層３を絶縁層にしたSOIなるシリ
コン層４が形成される。
上記イオン注入の条件は、例えば、加速エネルギーが15
0KeV、ドーズ量が２×1018／cm2であり、その際の基板
１内の注入酸素の濃度分布は、第２図（濃度分布図）の
曲線Ａの如くである。そして二酸化シリコン層３となる
のは濃度が略1022／cm3の部分であり、シリコン層４の
厚さは約0.2μｍとなる。
0KeV、ドーズ量が２×1018／cm2であり、その際の基板
１内の注入酸素の濃度分布は、第２図（濃度分布図）の
曲線Ａの如くである。そして二酸化シリコン層３となる
のは濃度が略1022／cm3の部分であり、シリコン層４の
厚さは約0.2μｍとなる。
かく形成されたSOIなるシリコン層４は、第２図からも
判るように、表面近傍における酸素濃度が略1020／cm3
にも達するため、結晶性が良くない。
判るように、表面近傍における酸素濃度が略1020／cm3
にも達するため、結晶性が良くない。
このためトランジスタを形成する場合、シリコン層４に
直接形成するとトランジスタの特性が低下するので、MO
Sトランジスタを例にした第５図に示す如く、シリコン
層４の上に堆積シリコン層５を数μｍの厚さに追加し、
そこに形成することが多い。
直接形成するとトランジスタの特性が低下するので、MO
Sトランジスタを例にした第５図に示す如く、シリコン
層４の上に堆積シリコン層５を数μｍの厚さに追加し、
そこに形成することが多い。
しかしながら第５図に示すMOSトランジスタ（Ｓはソー
ス領域、Ｄはドレイン領域、Ｇはゲート電極）は、動作
時における空乏層DLが二酸化シリコン層３に達しない場
合があり、SOI利用の特徴である高速化が得られない問
題がある。
ス領域、Ｄはドレイン領域、Ｇはゲート電極）は、動作
時における空乏層DLが二酸化シリコン層３に達しない場
合があり、SOI利用の特徴である高速化が得られない問
題がある。
この問題の解決には、堆積シリコン層５の追加を不要に
する、即ち、SIMOX法を用いて形成したSOIに直接トラン
ジスタが形成されても支障のないように、SOIの結晶性
を向上させれば良い。
する、即ち、SIMOX法を用いて形成したSOIに直接トラン
ジスタが形成されても支障のないように、SOIの結晶性
を向上させれば良い。
それは、従来の酸素イオン注入に、基板の表面層に対す
るIV族半導体イオン注入を追加し、熱処理により注入さ
れた酸素の化合および注入されたIV族半導体の結晶化を
行ってSOIを形成する本発明の製造方法によって達成さ
れる。
るIV族半導体イオン注入を追加し、熱処理により注入さ
れた酸素の化合および注入されたIV族半導体の結晶化を
行ってSOIを形成する本発明の製造方法によって達成さ
れる。
上記IV族半導体イオン注入により、基板の表面層では相
対的に酸素濃度が従来の場合より薄くなる。またIV族半
導体（シリコン、ゲルマニウム、など）は、結晶が基板
の結晶と同じダイヤモンド形であるので、注入された後
の上記熱処理により基板の結晶に組み込まれる。
対的に酸素濃度が従来の場合より薄くなる。またIV族半
導体（シリコン、ゲルマニウム、など）は、結晶が基板
の結晶と同じダイヤモンド形であるので、注入された後
の上記熱処理により基板の結晶に組み込まれる。
かくして本発明方法により形成されたSOIの結晶は、従
来方法によるSOIの結晶より結晶性が向上してそこに形
成されるトランジスタの特性低下を低減させるので、第
５図で説明した堆積シリコン層５の追加が不要になる。
来方法によるSOIの結晶より結晶性が向上してそこに形
成されるトランジスタの特性低下を低減させるので、第
５図で説明した堆積シリコン層５の追加が不要になる。
以下、本発明方法実施例について第１図および第２図
を、また本発明方法の利用例について第３図を用い説明
する。全図を通じ同一符号は同一対象物を示す。
を、また本発明方法の利用例について第３図を用い説明
する。全図を通じ同一符号は同一対象物を示す。
SIMOX法を用いたSOI形成の本発明方法の実施例は第１図
の工程順側面図（ａ）〜（ｃ）に示す如くである。
の工程順側面図（ａ）〜（ｃ）に示す如くである。
即ち、先ず〔図（ａ）参照〕、従来方法と同様にシリコ
ン基板１に酸素をイオン注入（加速エネルギー150KeV、
ドーズ量２×1018／cm2）して、基板１内に酸素注入層
２を形成する。基板１内の注入酸素の濃度分布は、第２
図の曲線Ａの如くである。ここで酸素濃度が略1022／cm
3の領域が酸素注入層２となる。
ン基板１に酸素をイオン注入（加速エネルギー150KeV、
ドーズ量２×1018／cm2）して、基板１内に酸素注入層
２を形成する。基板１内の注入酸素の濃度分布は、第２
図の曲線Ａの如くである。ここで酸素濃度が略1022／cm
3の領域が酸素注入層２となる。
次いで〔図（ｂ）参照〕、基板１の表面層に対してシリ
コンをイオン注入してシリコン注入層６を形成する。注
入条件は、加速エネルギーが30KeV、ドーズ量が２×10
15／cm2である。この注入による基板１内の注入シリコ
ンの濃度分布は第２図の曲線Ｂの如くであり、基板１の
表面近傍の濃度は1021／cm3を越えて酸素濃度の数10倍
になる。
コンをイオン注入してシリコン注入層６を形成する。注
入条件は、加速エネルギーが30KeV、ドーズ量が２×10
15／cm2である。この注入による基板１内の注入シリコ
ンの濃度分布は第２図の曲線Ｂの如くであり、基板１の
表面近傍の濃度は1021／cm3を越えて酸素濃度の数10倍
になる。
次いで〔図（ｃ）参照〕、窒素雰囲気中で約1250℃、約
10時間の熱処理を行う。さすれば酸素注入層２が二酸化
シリコン層３に変化し、二酸化シリコン層３の上には、
シリコン注入層６の注入シリコンが基板１の結晶に組み
込まれたシリコン層4aが形成される。そしてこのSOIな
るシリコン層4aは、従来方法の場合より酸素濃度が低く
結晶性が向上している。
10時間の熱処理を行う。さすれば酸素注入層２が二酸化
シリコン層３に変化し、二酸化シリコン層３の上には、
シリコン注入層６の注入シリコンが基板１の結晶に組み
込まれたシリコン層4aが形成される。そしてこのSOIな
るシリコン層4aは、従来方法の場合より酸素濃度が低く
結晶性が向上している。
第３図は上記方法を利用して形成したMOSトランジスタ
を示す模式側断面図である。
を示す模式側断面図である。
このトランジスタは、シリコン層4aに直接形成されてい
る。そのため、ソース領域Ｓおよびドレイン領域Ｄの下
面は二酸化シリコン層３に略達している。従ってこのト
ランジスタは、動作時における空乏層DLが完全に二酸化
シリコン層３に到達し、SOI利用の特徴である高速化を
確保している。その他の特性に関しては、シリコン層4a
の結晶性が向上しているので、第５図図示のトランジス
タに比して遜色ない。
る。そのため、ソース領域Ｓおよびドレイン領域Ｄの下
面は二酸化シリコン層３に略達している。従ってこのト
ランジスタは、動作時における空乏層DLが完全に二酸化
シリコン層３に到達し、SOI利用の特徴である高速化を
確保している。その他の特性に関しては、シリコン層4a
の結晶性が向上しているので、第５図図示のトランジス
タに比して遜色ない。
なお、SIMOX法を用いてSOIとして形成されたシリコン層
4aは、結晶性の向上によりバイポーラトランジスタの形
成にもそのまま使用することが出来る。
4aは、結晶性の向上によりバイポーラトランジスタの形
成にもそのまま使用することが出来る。
また、上記実施例では、基板１の表面層に対するイオン
注入にシリコンを用いたが、IV族であるならば他の半導
体例えばゲルマニウムなどを用いても同様にSOIの酸素
濃度を低めて、トランジスタの形成に有利になることは
容易に理解出来る。
注入にシリコンを用いたが、IV族であるならば他の半導
体例えばゲルマニウムなどを用いても同様にSOIの酸素
濃度を低めて、トランジスタの形成に有利になることは
容易に理解出来る。
以上説明したように本発明の構成によれば、SIMOX法を
用いた絶縁層上のSOIの形成において、形成されるSOIの
結晶性向上が図られて、そのSOIにトランジスタを直接
形成することが可能になり、例えばSOIの特徴である高
速MOSトランジスタの形成にSIMOX法の適用を可能にさせ
る効果がある。
用いた絶縁層上のSOIの形成において、形成されるSOIの
結晶性向上が図られて、そのSOIにトランジスタを直接
形成することが可能になり、例えばSOIの特徴である高
速MOSトランジスタの形成にSIMOX法の適用を可能にさせ
る効果がある。
第１図は本発明方法の実施例を示す工程順側面図（ａ）
〜（ｃ）、 第２図は基板におけるイオン注入の濃度分布図、 第３図は本発明方法を利用して形成したトランジスタ例
を示す模式側断面図、 第４図は従来方法を示す工程順側面図（ａ）（ｂ）、 第５図は従来方法を利用した場合の問題点説明図、 である。 図において、 １はシリコン基板、２は酸素注入層、３は二酸化シリコ
ン層、４、4aはシリコン層（SOI）、５は堆積シリコン
層、６はシリコン注入層、Ａ、Ｂは濃度分布曲線、DLは
空乏層、 である。
〜（ｃ）、 第２図は基板におけるイオン注入の濃度分布図、 第３図は本発明方法を利用して形成したトランジスタ例
を示す模式側断面図、 第４図は従来方法を示す工程順側面図（ａ）（ｂ）、 第５図は従来方法を利用した場合の問題点説明図、 である。 図において、 １はシリコン基板、２は酸素注入層、３は二酸化シリコ
ン層、４、4aはシリコン層（SOI）、５は堆積シリコン
層、６はシリコン注入層、Ａ、Ｂは濃度分布曲線、DLは
空乏層、 である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12
Claims (1)
- 【請求項１】シリコン基板内に酸素注入層を形成する酸
素イオン注入工程と、該基板の表面層に対するIV族半導
体イオン注入工程と、注入された酸素の化合および注入
されたIV族半導体の結晶化のための熱処理工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15434186A JPH077748B2 (ja) | 1986-07-01 | 1986-07-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15434186A JPH077748B2 (ja) | 1986-07-01 | 1986-07-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS639940A JPS639940A (ja) | 1988-01-16 |
| JPH077748B2 true JPH077748B2 (ja) | 1995-01-30 |
Family
ID=15582032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15434186A Expired - Lifetime JPH077748B2 (ja) | 1986-07-01 | 1986-07-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077748B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4749660A (en) * | 1986-11-26 | 1988-06-07 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method of making an article comprising a buried SiO2 layer |
| US5141879A (en) * | 1989-08-28 | 1992-08-25 | Herbert Goronkin | Method of fabricating a FET having a high trap concentration interface layer |
| JP3139904B2 (ja) * | 1993-12-28 | 2001-03-05 | 新日本製鐵株式会社 | 半導体基板の製造方法および製造装置 |
-
1986
- 1986-07-01 JP JP15434186A patent/JPH077748B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS639940A (ja) | 1988-01-16 |
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