JPS63305546A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPS63305546A
JPS63305546A JP62140981A JP14098187A JPS63305546A JP S63305546 A JPS63305546 A JP S63305546A JP 62140981 A JP62140981 A JP 62140981A JP 14098187 A JP14098187 A JP 14098187A JP S63305546 A JPS63305546 A JP S63305546A
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forming
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oxide film
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Yutaka Saito
豊 斉藤
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置のウェル（ＷＥＬＬ）及び
チャネルストシバの形成方法に関する。
〔発明の概要〕
本発明は半導体集積回路装置において加速電圧の可変的
なイオン注入を行うことによって第１図に示すようなラ
ンチアンプ耐性の大きいりトログレードＷＥＬＬの不純
物濃度プロファイルを得ると同時にチャネルストッパ形
成を可能としたものである。
〔従来の技術〕
半導体集積回路装置内のＷ　Ｅ　Ｌ　Ｌ　ｅＩ域影形成
従来、素子分離用酸化膜形成の前に行っていた。イオン
注入の加速度電圧が一定であり、また２００ｋｅｖが上
限であったためである。したがって、ＭＯＳトランジス
タとして所望の表面濃度や深さを得るための不純物プロ
ファイルは第２図のようであり、特にＰ型ＷＥＬＬ−Ｃ
ＭＯ３の場合、相対的なＷＥＬＬの抵抗値が高いもので
あった。
また、チャネルストッパの領域もイオン注入電圧の制約
上ＷＥＬＬの形成とは別に、素子分離用酸化膜形成工程
の前に不純物導入を行っていた。
〔発明が解決しようとする問題点〕
前記のように従来技術ではＷＥＬＬの抵抗値が高いため
ランチアップ耐性が小さいなどの問題点があった。また
チャネルストッパ形成を別に行うなど工程数も多かった
。
〔問題点を解決するための手段〕
前記問題点を解決するため本発明ではＷＥＬＬ形成のた
めの不純物導入において、加速電圧の数ｋｅｙから数Ｍ
ｅｖまでの可変的なイオン注入を行うものとした。また
、同時にチャネルストッパ領域への不純物導入を行うも
のとした。
〔作用〕
前記のような手段を取ったことにより、ランチアンプ耐
性の大きいりトログレードＷＥＬＬ構造の実現とチャネ
ルストッパ同時形成のため工程数の少ない半導体集積回
路装置の製造方法が可能となった。
〔実施例〕
第１図が本発明の製造方法で作られた半導体集積回路装
置内のＰ型ＷＥＬＬの不純物濃度プロファイルである。
第３図ｆａｔ〜ｔｅｌを参照して本発明の実施例を製造
工程順に説明する。
まずＮ型Ｓｔ基板１上にＰａｄ酸化膜１を形成する。そ
してＳｉＮ３をデボし、写真食刻法にて素子分離領域の
ＳｉＮを除去する［第３図（ａｌ］。
次に素子分離用酸化膜４を形成する［第３図（ｂｌｌ。
次にイオン注入マスク材５としてＡ１スパッタ膜などを
デボし写真食刻法にてＰ　−ＷＥ　Ｌ　Ｌ及びチャネル
ストッパ領域のマスク材を除去する。しかる後、数ｋｅ
ｙ〜数Ｍｅｖの電圧可変イオン注入７を行う［第３図（
Ｃ１］、次にＰ−ＷＥ　Ｌ　Ｌと同様にしてＮ−ＷＥＬ
Ｌ及びＮ−ＷＥＬＬ側チャネルストッパ領域も形成し、
拡散のための熱処理を行う［第３図＋ｄｉ］０次にＰａ
ｄ酸化膜２を除去し、ＭＯＳトランジスタのゲート酸化
膜形成のための酸化を行う。そして、その後従来のａ積
回路装置の製造方法と同様に、ゲート電極の形成、ソー
スドレインの形成、ＡＩ配線の形成等の工程を経て完成
する［第３図ｔｅｌコ。
〔発明の効果〕
（１）第１図のＷＥＬＬ濃度プロファイルかられかるよ
うにラッチアップ耐性の大きい集積回路装置の製造が可
能となる。
（２）　　第３図の製造工程順の断面図かられかるよう
にチャネルストッパ形成のための工程２つを削減するこ
とが可能となる。
【図面の簡単な説明】 第１図は本発明の製造方法で作られた半導体集積回路装
置内のＰ型ＷＥＬＬの不純物濃度プロファイルを示す図
である。第２図は従来の製造技術で作られたＷＥＬＬ不
純物濃度プロファイルを示す図である。第３図ｆａｔ〜
（８１は本発明を用いた半導体集積回路装置の製造工程
順の断面図である。 １・・・Ｎ型Ｓｔ基板 ２・・・Ｐａｄ酸化膜 ３・・・ＳｉＮ膜 ４・・・素子分離用酸化膜 ５・・・パターニングされたイオン注入マスク材６・・
・ポロンインプラ ７・・・アズインプラのＰ　−Ｗ　Ｅ　Ｌ　Ｌ　’８Ｍ
域８・・・アズインプラの４チヤネルストツパ領域９・
・・拡散されたＷＥＬＬ領域 １０・・・拡散されたチャネルストッパ領域１１・・・
拡散されたＮ−ＷＥＬＬ １２・・・拡散されたＮ型チャネルストップ領域１３・
・・ゲート酸化膜 １４・・・ゲート電極 １５・・・ソースもしくはドレイン領域１６・・・中間
絶縁層 １７・・・ＡＪ配線 １８・・・最終保護膜 以上

Claims (6)

    【特許請求の範囲】
  1. （１）Ｓｉ基板上に熱酸化によるＳｉＯ＿２を形成する
    工程と、その上層にＣＶＤ法によるＳｉＮ膜を形成する
    工程と、そのＳｉＮ膜を写真食刻法によってパターニン
    グする工程と、素子分離用の熱酸化を行なう工程と、Ｓ
    ｉＮを除去する工程と、イオン注入マスク材を塗布する
    工程と、そのマスク材を写真食刻法によってパターニン
    グする工程と、イオン注入を行なう工程と、イオン注入
    マスク材を除去する工程と、イオン注入で導入された不
    純物を熱処理によって拡散させる工程と、素子領域のＳ
    ｉＯ＿２を除去し、しかるのちＭＯＳトランジスタのゲ
    ート酸化膜形成を行なう工程とからなる半導体集積回路
    装置の製造方法。
  2. （２）素子分離用熱酸化を行った後にウェル形成用不純
    物の導入を行なうことを特徴とする特許請求の範囲第１
    項記載の半導体集積回路装置の製造方法。
  3. （３）前記ウェル不純物導入のためのイオン注入の際に
    、注入中に加速エネルギーを変化させることを特徴とす
    る特許請求の範囲第１項記載の半導体集積回路装置の製
    造方法。
  4. （４）前記ウェル不純物導入の際、同時に素子分離用酸
    化膜の下層へチャネルストッパ形成のための不純物導入
    を行なうことを特徴とする特許請求の範囲第１項記載の
    半導体集積回路装置の製造方法。
  5. （５）前記チャネルストッパ形成のため導入された不純
    物はウェル形成のため導入された不純物を熱処理によっ
    て拡散する際に同時に拡散することを特徴とする特許請
    求の範囲第１項記載の半導体集積回路装置の製造方法。
  6. （６）前記ウェル及びチャネルストッパ形成のための拡
    散の熱処理を行った後、素子領域上の酸化膜を除去しＭ
    ＯＳトランジスタのゲート酸化膜形成を行うことを特徴
    とする特許請求の範囲第１項記載の半導体集積回路装置
    の製造方法。
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