JPH077754A - Ｔスイッチ回路 - Google Patents
Ｔスイッチ回路Info
- Publication number
- JPH077754A JPH077754A JP14879193A JP14879193A JPH077754A JP H077754 A JPH077754 A JP H077754A JP 14879193 A JP14879193 A JP 14879193A JP 14879193 A JP14879193 A JP 14879193A JP H077754 A JPH077754 A JP H077754A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- data memory
- memory
- switch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】メモリにおけるデータの入出力の時間制御とデ
ータの組み替えとを行うＴスイッチ回路に関し、入出力
データの位相調整が容易であるとともに、回路規模を縮
小可能なＴスイッチ回路を提供することを目的とする。 【構成】データ・メモリ１におけるデータ入出力の時間
制御とデータの組み替えとを行うＴスイッチ回路におい
て、アドレス作成部３を設けて、データ・メモリ１に対
する書込みアドレスを、データ・メモリ１に対する読出
しアドレスを作成するカウンタ２の値から作成する。さ
らにアドレス作成部３が、データ・メモリ１における書
込みアドレスに対して、データ・メモリ１の書込みデー
タの位相調整を行うデータを付与することで構成する。
ータの組み替えとを行うＴスイッチ回路に関し、入出力
データの位相調整が容易であるとともに、回路規模を縮
小可能なＴスイッチ回路を提供することを目的とする。 【構成】データ・メモリ１におけるデータ入出力の時間
制御とデータの組み替えとを行うＴスイッチ回路におい
て、アドレス作成部３を設けて、データ・メモリ１に対
する書込みアドレスを、データ・メモリ１に対する読出
しアドレスを作成するカウンタ２の値から作成する。さ
らにアドレス作成部３が、データ・メモリ１における書
込みアドレスに対して、データ・メモリ１の書込みデー
タの位相調整を行うデータを付与することで構成する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリにおけるデータ
の入出力の時間制御とデータの組み替えとを行うＴスイ
ッチ回路に関し、特に入出力データの位相調整が容易で
あるとともに、回路規模を縮小可能なＴスイッチ回路に
関するものである。
の入出力の時間制御とデータの組み替えとを行うＴスイ
ッチ回路に関し、特に入出力データの位相調整が容易で
あるとともに、回路規模を縮小可能なＴスイッチ回路に
関するものである。
【０００２】近年における、装置小型化の要求に伴っ
て、機能の低下なしに、よりコンパクトに構成された装
置を提供することが求められている。そのため、回路規
模を極力小規模化することが必要である。
て、機能の低下なしに、よりコンパクトに構成された装
置を提供することが求められている。そのため、回路規
模を極力小規模化することが必要である。
【０００３】Ｔスイッチ回路においても、回路規模をよ
り縮小するとともに、データメモリにおけるアドレス値
の変更を容易にして、データの入出力タイミングの調整
を容易に行えるようにすることが要望されている。
り縮小するとともに、データメモリにおけるアドレス値
の変更を容易にして、データの入出力タイミングの調整
を容易に行えるようにすることが要望されている。
【０００４】
【従来の技術】図５は、従来のＴスイッチ回路を示した
ものであって、１１はデータ・バス、１２はデータの送
受を行うデータ・メモリ、１３はデータメモリ１２のア
ドレスをコントロールするアドレス・コントロール・メ
モリ（ＡＣＭ）、１４はデータ・メモリ１２における書
込みアドレスを発生する第１のカウンタ、１５はアドレ
ス・コントロール・メモリ１３における書込みアドレス
を発生する第２のカウンタ、１６はマイクロ・プロセッ
サ（ＭＰＵ）、１７はデータ・メモリ１２における書込
みアドレスと読出しアドレスとを切り替える第１のセレ
クタ、１８はアドレス・コントロール・メモリ１３にお
ける書込みアドレスと、読出しアドレスとを切り替える
第２のセレクタ、１９はデータ・メモリ１２の入出力デ
ータの位相調整を行う遅延回路（ＤＬＹ）である。
ものであって、１１はデータ・バス、１２はデータの送
受を行うデータ・メモリ、１３はデータメモリ１２のア
ドレスをコントロールするアドレス・コントロール・メ
モリ（ＡＣＭ）、１４はデータ・メモリ１２における書
込みアドレスを発生する第１のカウンタ、１５はアドレ
ス・コントロール・メモリ１３における書込みアドレス
を発生する第２のカウンタ、１６はマイクロ・プロセッ
サ（ＭＰＵ）、１７はデータ・メモリ１２における書込
みアドレスと読出しアドレスとを切り替える第１のセレ
クタ、１８はアドレス・コントロール・メモリ１３にお
ける書込みアドレスと、読出しアドレスとを切り替える
第２のセレクタ、１９はデータ・メモリ１２の入出力デ
ータの位相調整を行う遅延回路（ＤＬＹ）である。
【０００５】図５に示されたＴスイッチ回路において
は、データ・メモリ１２がデータを送受する際におけ
る、入力データと出力データとの位相を合わせるための
処理を、データバス１１に挿入された遅延回路１９によ
って、データ・メモリ１２の外部において行っている。
は、データ・メモリ１２がデータを送受する際におけ
る、入力データと出力データとの位相を合わせるための
処理を、データバス１１に挿入された遅延回路１９によ
って、データ・メモリ１２の外部において行っている。
【０００６】
【発明が解決しようとする課題】図５に示されたＴスイ
ッチ回路においては、アドレスのコントロールを行うた
めに、データ・メモリ１２に対してカウンタ１４を設け
るとともに、アドレス・コントロール・メモリ１３に対
してカウンタ１５を設けている。
ッチ回路においては、アドレスのコントロールを行うた
めに、データ・メモリ１２に対してカウンタ１４を設け
るとともに、アドレス・コントロール・メモリ１３に対
してカウンタ１５を設けている。
【０００７】このように従来のＴスイッチ回路において
は、メモリごとにアドレスをコントロールするためのカ
ウンタを必要とした。そのため、回路規模が大きくなる
とともに、メモリのアドレス値も固定値に限られるとい
う問題があった。
は、メモリごとにアドレスをコントロールするためのカ
ウンタを必要とした。そのため、回路規模が大きくなる
とともに、メモリのアドレス値も固定値に限られるとい
う問題があった。
【０００８】本発明は、このような従来技術の課題を解
決しようとするものであって、Ｔスイッチ回路における
回路規模を縮小することができるとともに、カウンタ値
をもとに、比較的自由にメモリのアドレスを設定するこ
とができるＴスイッチ回路を提供することを目的として
いる。
決しようとするものであって、Ｔスイッチ回路における
回路規模を縮小することができるとともに、カウンタ値
をもとに、比較的自由にメモリのアドレスを設定するこ
とができるＴスイッチ回路を提供することを目的として
いる。
【０００９】
【課題を解決するための手段】(1) データ・メモリ１に
おけるデータ入出力の時間制御とデータの組み替えとを
行うＴスイッチ回路において、データ・メモリ１に対す
る書込みアドレスを、データ・メモリ１に対する読出し
アドレスを作成するカウンタ２の値から作成するアドレ
ス作成部３を設ける。
おけるデータ入出力の時間制御とデータの組み替えとを
行うＴスイッチ回路において、データ・メモリ１に対す
る書込みアドレスを、データ・メモリ１に対する読出し
アドレスを作成するカウンタ２の値から作成するアドレ
ス作成部３を設ける。
【００１０】(2)(1)において、アドレス作成部３が、デ
ータ・メモリ１における書込みアドレスに対して、デー
タ・メモリ１の書込みデータの位相調整を行うデータを
付与するようにする。
ータ・メモリ１における書込みアドレスに対して、デー
タ・メモリ１の書込みデータの位相調整を行うデータを
付与するようにする。
【００１１】(3) データ・メモリ１におけるデータ入出
力の時間制御とデータの組み替えとを行うＴスイッチ回
路において、データ・メモリ１に対する読出しアドレス
を、データ・メモリ１に対する書込みアドレスを作成す
るカウンタ４の値から作成するアドレス作成部５を設け
る。
力の時間制御とデータの組み替えとを行うＴスイッチ回
路において、データ・メモリ１に対する読出しアドレス
を、データ・メモリ１に対する書込みアドレスを作成す
るカウンタ４の値から作成するアドレス作成部５を設け
る。
【００１２】(4)(3)において、アドレス作成部５が、デ
ータ・メモリ１における読出しアドレスに対して、デー
タ・メモリ１の読出しデータの位相調整を行うデータを
付与するようにする。
ータ・メモリ１における読出しアドレスに対して、デー
タ・メモリ１の読出しデータの位相調整を行うデータを
付与するようにする。
【００１３】
【作用】図１は、本発明の原理的構成を示したものであ
って、図５におけると同じものを同じ番号で示し、２１
はデータ・メモリ１２のアドレス作成回路である。
って、図５におけると同じものを同じ番号で示し、２１
はデータ・メモリ１２のアドレス作成回路である。
【００１４】アドレス作成回路２１は、アドレス・コン
トロール・メモリ１３に対するアドレスを発生するカウ
ンタ１５の出力値を、データ・メモリ１２のアドレス値
に変換する。この際アドレス作成回路２１は、データ・
メモリ１２の出力部分において位相調整を行う必要がな
くなるように、アドレス値を変換する。
トロール・メモリ１３に対するアドレスを発生するカウ
ンタ１５の出力値を、データ・メモリ１２のアドレス値
に変換する。この際アドレス作成回路２１は、データ・
メモリ１２の出力部分において位相調整を行う必要がな
くなるように、アドレス値を変換する。
【００１５】このように、図１に示された原理的構成に
よれば、アドレス作成回路２１を付加することによっ
て、従来の遅延回路１９によるデータ・メモリ１２から
出力されたデータに対する位相調整と、データ・メモリ
１２に対するアドレス作成の処理とを、一つの処理とし
て行うことができる。
よれば、アドレス作成回路２１を付加することによっ
て、従来の遅延回路１９によるデータ・メモリ１２から
出力されたデータに対する位相調整と、データ・メモリ
１２に対するアドレス作成の処理とを、一つの処理とし
て行うことができる。
【００１６】従って本発明によれば、アドレス作成用の
カウンタが１つで済むので、回路規模を縮小できるとと
もに、従来の回路と比べて、比較的自由にアドレス値を
変更することができるようになる。
カウンタが１つで済むので、回路規模を縮小できるとと
もに、従来の回路と比べて、比較的自由にアドレス値を
変更することができるようになる。
【００１７】
【実施例】図２は、本発明の一実施例を示したものであ
って、図１におけると同じものを同じ番号で示し、２２
はデータ・メモリ１２のアドレスをコントロールするＰ
ＬＤ（Programable Logic Device) である。
って、図１におけると同じものを同じ番号で示し、２２
はデータ・メモリ１２のアドレスをコントロールするＰ
ＬＤ（Programable Logic Device) である。
【００１８】ＰＬＤ２２は、図１に示された原理的構成
におけるアドレス作成回路２１と同様な機能を有してい
る。ＰＬＤ２２に、データ・メモリ１２のアドレス値を
書込み、アドレス・コントロール・メモリ１３に対する
アドレスを発生するカウンタ１５の出力値を入力するこ
とによって、データ・メモリ１２のアドレス値に変換し
て出力する。この際、ＰＬＤ２２には、データ・メモリ
１２におけるデータ入出力の際の位相調整を考慮したア
ドレスを、予め書き込んでおく。
におけるアドレス作成回路２１と同様な機能を有してい
る。ＰＬＤ２２に、データ・メモリ１２のアドレス値を
書込み、アドレス・コントロール・メモリ１３に対する
アドレスを発生するカウンタ１５の出力値を入力するこ
とによって、データ・メモリ１２のアドレス値に変換し
て出力する。この際、ＰＬＤ２２には、データ・メモリ
１２におけるデータ入出力の際の位相調整を考慮したア
ドレスを、予め書き込んでおく。
【００１９】図３は、図２の実施例に示されたＴスイッ
チ回路におけるタイミング・チャートを示したものであ
る。ここでは例えば、アドレス・コントロール・メモリ
１３のアドレス使用領域が０番地から９９９番地までと
し、データ・メモリ１２の使用領域が１０００番地から
始まるとすると、これにデータ入出力の際に必要となる
位相調整値（αで示す）を加えてアドレス値を作成した
場合の、ＰＬＤの出力（データメモリのアドレス）を示
している。
チ回路におけるタイミング・チャートを示したものであ
る。ここでは例えば、アドレス・コントロール・メモリ
１３のアドレス使用領域が０番地から９９９番地までと
し、データ・メモリ１２の使用領域が１０００番地から
始まるとすると、これにデータ入出力の際に必要となる
位相調整値（αで示す）を加えてアドレス値を作成した
場合の、ＰＬＤの出力（データメモリのアドレス）を示
している。
【００２０】すなわち図３においては、データ・メモリ
１２のアドレス値であるＰＬＤ２２の出力は、アドレス
・コントロール・メモリ１３のアドレス値に対して、次
の関係にある。 ＰＬＤの出力＝ＡＣＭアドレス＋１０００＋α …（１）
１２のアドレス値であるＰＬＤ２２の出力は、アドレス
・コントロール・メモリ１３のアドレス値に対して、次
の関係にある。 ＰＬＤの出力＝ＡＣＭアドレス＋１０００＋α …（１）
【００２１】図４は、本発明の他の実施例を示したもの
であって、図２におけると同じものを同じ番号で示し、
２3 はアドレス・コントロール・メモリ１３のアドレス
をコントロールするＰＬＤ（Programable Logic Devic
e) である。
であって、図２におけると同じものを同じ番号で示し、
２3 はアドレス・コントロール・メモリ１３のアドレス
をコントロールするＰＬＤ（Programable Logic Devic
e) である。
【００２２】ＰＬＤ２３には、アドレス・コントロール
・メモリ１３のアドレス値を書込み、データ・メモリ１
２に対するアドレスを発生するカウンタ１４の出力値を
入力することによって、アドレス・コントロール・メモ
リ１２のアドレス値に変換して出力する。この際、ＰＬ
Ｄ２３には、データ・メモリ１２におけるデータ入出力
の際の位相調整を考慮したアドレスを、予め書き込んで
おく。
・メモリ１３のアドレス値を書込み、データ・メモリ１
２に対するアドレスを発生するカウンタ１４の出力値を
入力することによって、アドレス・コントロール・メモ
リ１２のアドレス値に変換して出力する。この際、ＰＬ
Ｄ２３には、データ・メモリ１２におけるデータ入出力
の際の位相調整を考慮したアドレスを、予め書き込んで
おく。
【００２３】
【発明の効果】以上説明したように本発明によれば、メ
モリにおけるデータの入出力の時間制御とデータの組み
替えとを行うＴスイッチ回路において、データ・メモリ
またはアドレス・コントロール・メモリのアドレスを変
換する回路を設けて、アドレス・コントロール・メモリ
またはデータ・メモリに対するカウンタ出力から、デー
タ・メモリまたはアドレス・コントロール・メモリのア
ドレスを作成するようにしたので、比較的自由に、デー
タ・メモリまたはアドレス・コントロール・メモリのア
ドレスを変更することができるとともに、回路規模も小
さくすることができる。
モリにおけるデータの入出力の時間制御とデータの組み
替えとを行うＴスイッチ回路において、データ・メモリ
またはアドレス・コントロール・メモリのアドレスを変
換する回路を設けて、アドレス・コントロール・メモリ
またはデータ・メモリに対するカウンタ出力から、デー
タ・メモリまたはアドレス・コントロール・メモリのア
ドレスを作成するようにしたので、比較的自由に、デー
タ・メモリまたはアドレス・コントロール・メモリのア
ドレスを変更することができるとともに、回路規模も小
さくすることができる。
【図１】本発明の原理的構成を示す図である。
【図２】本発明の一実施例を示す図である。
【図３】図２の実施例に示されたＴスイッチ回路におけ
るタイミング・チャートを示す図である。
るタイミング・チャートを示す図である。
【図４】本発明の他の実施例を示す図である。
【図５】従来のＴスイッチ回路を示す図である。
１ データ・メモリ ２ カウンタ ３ アドレス作成部 ４ カウンタ ５ アドレス作成部
Claims (4)
- 【請求項１】 データ・メモリ（１）におけるデータ入
出力の時間制御とデータの組み替えとを行うＴスイッチ
回路において、 該データ・メモリ（１）に対する書込みアドレスを、該
データ・メモリ（１）に対する読出しアドレスを作成す
るカウンタ（２）の値から作成するアドレス作成部
（３）を設けたことを特徴とするＴスイッチ回路。 - 【請求項２】 前記アドレス作成部（３）が、前記デー
タ・メモリ（１）における書込みアドレスに対して、該
データ・メモリ（１）の書込みデータの位相調整を行う
データを付与するようにしたことを特徴とする請求項１
に記載のＴスイッチ回路。 - 【請求項３】 データ・メモリ（１）におけるデータ入
出力の時間制御とデータの組み替えとを行うＴスイッチ
回路において、 該データ・メモリ（１）に対する読出しアドレスを、該
データ・メモリ（１）に対する書込みアドレスを作成す
るカウンタ（４）の値から作成するアドレス作成部
（５）を設けたことを特徴とするＴスイッチ回路。 - 【請求項４】 前記アドレス作成部（５）が、前記デー
タ・メモリ（１）における読出しアドレスに対して、該
データ・メモリ（１）の読出しデータの位相調整を行う
データを付与するようにしたことを特徴とする請求項３
に記載のＴスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14879193A JPH077754A (ja) | 1993-06-21 | 1993-06-21 | Ｔスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14879193A JPH077754A (ja) | 1993-06-21 | 1993-06-21 | Ｔスイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077754A true JPH077754A (ja) | 1995-01-10 |
Family
ID=15460781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14879193A Withdrawn JPH077754A (ja) | 1993-06-21 | 1993-06-21 | Ｔスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077754A (ja) |
-
1993
- 1993-06-21 JP JP14879193A patent/JPH077754A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |