JPH0777973A - 画像処理システム - Google Patents

Abstract

(57)【要約】 【目的】 表示データ操作における中央処理装置の負荷
を軽減する。 【構成】 中央処理装置（１）、表示メモリ（５）及び
表示処理装置を含み、表示処理装置は、表示メモリ
（５）をアクセスするアドレスを計算する演算論理装置
を含むアドレスプロセッサ（１０）と、計算されたアド
レスに基いてアクセスされた表示メモリ（５）内のデー
タを編集するポイントプロセッサ（１１）と、中央処理
装置（１）から指令信号を受けるインターフェイス回路
（７）を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像処理システムに関
し、特に中央処理装置の負荷を軽減した画像処理システ
ムに関する。

【０００２】

【従来の技術】例えばインクラステーション、回転もし
くは色変化等の像操作は現在、中央処理装置をプログラ
ミングして行われそれは通常フレーム掃引によりスクリ
ーン上に像を表示するモダンなビデオディスプレイシス
テムを含んでいる。

【０００３】

【発明が解決しようとする課題】本発明の目的は最少の
プログラミングで且つ所要メモリサイズを実質的に低減
してこれらの操作を行うことである。

【０００４】

【課題を解決するための手段】本発明は、表示メモリ
と、記憶部を含み、該記憶部に記憶されたプログラム命
令に従って作動する中央処理装置と、前記表示メモリ及
び前記中央処理装置に接続され、前記表示メモリをアク
セスするアドレスを計算する演算論理装置を含むアドレ
スプロセッサと、該アドレスプロセッサにより計算され
たアドレスに基いてアクセスされた前記表示メモリ内の
データを編集するポイントプロセッサと、前記中央処理
装置からのアドレス信号に従い前記表示メモリの所定ロ
ケーションへ前記中央処理装置からのデータを書込むよ
う前記中央処理装置から指令信号を受けるインターフェ
ース回路とを含む表示処理装置を含むよう画像処理シス
テムを構成したものである。

【０００５】

【作用】本発明においては、このように中央処理装置に
接続された表示処理装置が、表示メモリをアクセスする
アドレスを計算する演算論理装置を含むアドレスプロセ
ッサと、計算されたアドレスに基いてアクセスされた表
示メモリ内のデータを編集するポイントプロセッサとを
含むことにより表示処理に関する中央処理装置の負荷が
軽減される。

【０００６】

【実施例】図１は本発明に従った画像処理システムを使
用したディスプレイシステムの簡略図である。本システ
ムはいくつかのユニットを含んでいる。 −ＣＰＵのメモリに記憶されたプログラムによりシステ
ムの全動作を制御する中央処理ユニット１、ＣＰＵ、 −バス３及び制御線４によりＣＰＵと通信し本出願人が
１９８３年２月２５日に出願した仏国特許出願第８３
０３ １４２号に記載されたプロセスに従ってバス３上
のアドレス及びデータ情報循還が時間多重化されるビデ
オディスプレイプロセッサ２、 −インターフェイス７を介してＣＰＵ１に接続されてい
るバス６によりシステムの他のユニットと時分割通信を
行うダイナミックランダムアクセスメモリ５、ＤＲＡ
Ｍ、 −例えば陰極線管により本発明に従ってシステム内で処
理される可視情報を表示するようにされている従来のテ
レビジョンもしくは従来のモニターとすることができる
ディスプレイユニット８。

【０００７】外部ユニット９すなわちデイドン（ＤＩＤ
ＯＮ）により本システムは例えば無線送信テレビジョン
チャネルもしくは電話線その他によりシステムに接続さ
れる例えばテレテキストエミッタ等の外部情報源と通信
する。外部ユニット９はメモリ５に情報をロードし、シ
ステムで処理した後、ディスプレイユニット８のスクリ
ーン上に情報を表示する。

【０００８】ビデオディスプレイプロセッサはアドレス
プロセッサ１０と、ポイントプロセッサ１１とディスプ
レイプロセッサ１２を具備し、これらのユニットは全て
時分割バス６及びデータしか循還できないバス１３を介
して通信する。

【０００９】バス６及び１３はＤＲＡＭ５に行くデータ
及びアドレスを多重化するインターフェイス１４を介し
てＤＲＡＭメモリ５へ接続されている。またＤＲＡＭメ
モリ５へのダイナミックアクセスを有する制御ユニット
１５も設けられている。このユニットは本出願人により
１９８３年２月２５日に出願された仏国特許第２ ４０
６ ２５０号及び仏国特許出願第８３ ０３ １４３号
に詳記されており、以後これをＤＭＡ回路１５と呼ぶ。
さらに、ディスプレイプロセッサを付随しＤＭＡ１５、
テレビジョンモニタ８及びディスプレイプロセッサ自体
と通信する時間ベース回路ＢＴも設けられている。本出
願人により１９８３年４月２５日に出願された仏国特許
出願第８３ ０６ ７４１号にディスプレイプロセッサ
が詳記されている。

【００１０】前記したように、線４上を送信される信号
自体の制御の元で情報を運ぶ１本の多重バス３を介して
ＣＰＵ１はＶＤＰ２と通信し、このバス上を送信される
アドレスは一方ではＣＰＵ１がＤＲＡＭメモリ５と直接
通信する場合にこのメモリのアドレスとして使用するこ
とができ、且つそれにより連続データフィールドをメモ
リへの読取りもしくは書込みに使用することができ、ま
た他方ではＶＤＰ２を特定構成として連続データフィー
ルドに含まれるデータを処理する命令フィールドとして
使用することができる。

【００１１】より詳細には、仏国特許出願第８３ ０３
１４２号において、バス３上を通過する情報は各々が
２つの情報フィールドを有し、第１の情報フィールドは
信号ＡＬ（アドレスラッチ）によりイネーブルされてＤ
ＲＡＭ５の直接アクセスを行うためのアドレスもしくは
ＶＤＰ２により解釈されるようにされた命令を伝達す
る。信号ＥＮ（イネーブル）によりイネーブルされる第
２のフィールドはバス上を２方向中の１方向に通過する
データを含み、この方向は信号ＲＷ（読取／書込）によ
り定まる。

【００１２】第１のフィールド（メモリもしくは解釈さ
れた命令のアドレス）により、データをメモリに対して
送受することができ、あるいはＶＤＰ２が使用して２つ
の処理構成中の１方に送ることができる。

【００１３】本システムにおいて、ＤＲＡＭ５はベース
アドレスから開始してアドレスされる複数ゾーンを有す
る合成メモリである。このメモリは少くともページメモ
リ５ａと、行及び列５ｂ及び５ｃの制御メモリと（これ
については、“線ごと及び点ごと掃引によるスクリーン
上の可視像のディスプレイシステム”の本出願人の名前
で本出願と同じ日に出願された特許出願を参照願いた
い）、少くとも１個のゾーンメモリ５ｄと、少くとも１
個のフォームメモリ５ｅと、活版印刷文字メモリ５ｆ
と、さまざまな処理速度、特に中央処理ユニット１と外
部チャネル９の処理速度を互いに調整するバッファメモ
リ５ｇ（これについては、ヨーロッパ特許公開第０００
５４４９０号参照）と、オプションとしてアセンブリ語
でＣＰＵ１にプログラムされたメモリ５ｈ等で構成され
ている。これらのメモリゾーンの全てをＶＤＰ２の内部
ユニット及びＣＰＵ１によりアクセスすることができ、
これらのアクセスはＣＰＵ１自体もしくはメモリ１５へ
のダイナミックアクセス装置により制御される（これに
ついては、仏国特許出願第８３０６７４１号参照）。以
下の説明の理解を容易にするために、ＤＭＡ回路１５の
動作について簡単に述べる。

【００１４】この回路はシステム、すなわちＣＰＵ１及
びＶＤＰ２のさまざまなユニットの使用者の優先順位に
応じてＤＲＡＭ５へアクセス時間を配分する。ＤＭＡ回
路１５はこれらの各使用者の要求により単一サイクル
（モノサイクル）もしくは一連の連続アクセス（マルチ
サイクル）でメモリへアクセスすることができる。後者
の場合、ＤＭＡ１５は１個のみの行アクセス信号（ＲＡ
Ｓ）を使用して、列アクセス信号（ＣＡＳ）によりメモ
リへの特定数のアクセスを制御することができる。これ
は例えば本システムがスクリーン上に全頁のディスプレ
イを行う場合に特に有用であり、隣接する極めて多数の
メモリ位置をアクセスする必要があり、それについて
は、列アドレスを毎回１単位増分するだけでよく、この
行の全アクセスに対して行アドレスは同じままである。
メモリ５の全アクセス手順がＤＭＡ回路５によって決め
られる点に注意されたい。

【００１５】次に図２から図５について詳細に調べる。

【００１６】インターフェイス７は選択的にＣＰＵ１を
ＶＤＰ２に接続して間接アクセスを行うか、あるいはＤ
ＲＡＭ５に接続して直接アクセスを行う。それは各アド
レスフィールドを解釈することができる。図６に１６ビ
ットの１６アドレスフィールド分布の例を示す。フィー
ルド値が（１６進で）＞００００と＞ＦＥＦＦの間にあ
れば、これはＤＲＡＭ５への直接アドレスであるが、こ
の値が＞ＦＦ００と＞ＦＦＦＦの間にあれば、フィール
ドはレジスタに連続データフィールドの書込みや読取り
を可能とさせる命令と解釈される。これについて、イン
ターフェイスはバス３に接続され且つ１６出力を有する
デコーダ１６を含み、その中の４出力、すなわち最下位
２ビットに対応するものがインターフェイスの４個のレ
ジスタをイネーブルするのに使用される。これらのレジ
スタは、次の通りである。

【００１７】−信号ＥＮＣＰＵＡによりイネーブルされ
るアドレス転送レジスタ１７、 −信号ＥＮＣＰＵＤによりイネーブルされるデータ転送
レジスタ１８、 −信号ＥＮＳＴによりイネーブルされるステータスレジ
スタ１９、 −信号ＥＮＣＴによりイネーブルされる制御レジスタ２
０。

【００１８】これら４個のレジスタは対応する制御入力
に加わる信号Ｒ／Ｗ（書込についてはＲ／Ｗ＝０）によ
り制御されて読取／書込みされる。

【００１９】従ってＣＰＵ１への直接アクセスがある場
合には、デコーダ１６がアドレス転送信号ＡＬＣＰＵ及
びＥＮＣＰＵを発生する。書込（Ｒ／Ｗ＝０）について
は、連続データフィールドがレジスタ１８へ転送され、
読取（Ｒ／Ｗ＝１）については、このレジスタの内容が
サイクルの終りにバス３上へ転送され、ＣＰＵ１はＤＲ
ＡＭ５に読取られた対応するデータをアクセスすること
ができる。デコーダ１６はまた出力ＲＥＱＣＰＵＦを含
んでおり、それはＤＭＡ１５においてＤＲＡＭ５へのア
クセスサイクルを要求する。この出力はＤＭＡ１５に接
続されてＣＰＵ１へメモリサイクル（信号ＲＡＳ及びＣ
ＡＳ）を割当てる。このサイクルはバス６を介したＣＰ
Ｕ１とＤＲＡＭ５間の転送を行う。

【００２０】第２の場合、アドレスフィールドが＞ＦＦ
００と＞ＦＦＦＦ間の値であれば、フィールドは命令と
解釈される。これらの命令は主にそれぞれＦＧ及びＢＧ
で示す前景命令及び背景命令と呼ばれる２群に分割され
る。

【００２１】解釈されたアドレスの中で、４つのアドレ
スがインターフェイス７の４個のレジスタを選択的に示
すことが判る。このため、アドレスフィールドの最終２
ビットを次の真理値表に従って使用することができる。

【表１】 ＲＣＴＬ ＷＣＴＬ ００ レジスタ
２０ ＲＳＴ ＷＳＴ ０１ レジスタ
１９ ＲＣＤ ＷＣＤ １０ レジスタ
１８ ＲＣＡ ＷＣＡ １１ レジスタ
１７ （Ｒは読取信号を示し、Ｗは書込信号を示す）

【００２２】アドレスフィールドの最下位８ビットを有
する（図６）２５６−４＝２５２個の解釈されたアドレ
スから生じる命令はインターフェイス７の一部であり且
つデコーダ１６のある出力とアドレスプロセッサ１０間
及びこのプロセッサの一部である読取専用メモリＣＲＯ
Ｍ２２のアドレス入力に接続されたレジスタＦＧ２１に
よりサイクルＦＧを実行するようにされている。

【００２３】レジスタＢＧと呼ぶインターフェイス７の
レジスタ２３にはアドレスフィールドにより指定された
場合命令ＢＧがロードされ、その解釈により一つもしく
はいくつかのＢＧサイクルが要求される。このレジスタ
の指定はアドレスフィールドの最下位３ビットにより行
われ、特にこれらのビットが１１１の値を有する時（ア
ドレスフィールド＞ＦＦ０７）に行われる。レジスタＢ
Ｇ２３を選定すると、連続データフィールドは１６ビッ
ト命令を含みそれによってＶＤＰはＤＭＡ回路１５の制
御の元で多数のメモリサイクルを実行する構成とされ、
命令ＦＧによりこのプロセスが中断されない限りこれら
のサイクルは連続的に処理される。この場合、ＤＭＡは
実行される一つもしくはそれ以上のＦＧサイクルを割当
て、中断されておればサイクルＢＧを再開し、メモリに
対するアクセス優先順位の関数としての解釈プロセスは
前記特許出願第８３ ０３ １４３号に開示されてい
る。

【００２４】アドレスプロセッサはメモリＣＲＯＭ２２
の他にＮＲＡＭ及びＰＲＡＭと呼ばれるレジスタスタッ
ク２４及び２５を含み、それには時分割バス６に接続さ
れた転送レジスタ２６を介して１６ビットがロードされ
読込まれる。各スタックはそれ自体が転送レジスタ２６
によりバス６に直結され且つ２本の１６ビットバス２８
及び２９、Ｎ及びＰに接続された演算論理装置ＡＬＵ２
７に接続されている。アドレスプロセッサは主にＶＤＰ
から生じてメモリ５をアクセスする全アドレスを与えて
計算するのに使用される。

【００２５】メモリ２２はレジスタ２１ＦＧもしくは２
３ＢＧに格納された命令の一部によりアドレスされる
と、そこに記憶されたマイクロ命令を選定してスタック
２４及び２５の１個もしくは数個のレジスタ、ＡＬＵ２
７の算術もしくは論理演算及びレジスタ２６による転送
をイネーブルする。ＡＬＵ２７の演算はマイクロ命令の
５ビットにより制御され、残り（Ｃｌ＝０，１もしくは
２）及びバスＰもしくはＮ２８，２９上の加減算もしく
はこれら２本のバス間の選定を行うことができる。

【００２６】制御メモリＣＲＯＭ２２はまたＶＤＰ２の
他のユニットを制御してさまざまなバスとレジスタ間で
データ及びアドレスの転送を行う信号を出力する。ＣＲ
ＯＭ２２にアドレスされたマイクロ命令は常に線３０上
のＤＭＡ１５により時分割イネーブルされてメモリアク
セスの相対優先順位を確立する。本例では６つの優先順
位が確立される。 １． ＣＰＵ−ＦＧ ２． 外部径路（デイドン９） ３． ディスプレイ制御 ４． ディスプレイ（ディスプレイプロセッサ１６） ５． リロードメモリ５ ６． ＣＰＵ ＢＧ

【００２７】前記したことから、前景サイクルＦＧはＣ
ＰＵ１で使用してメモリに直接アクセスするかもしくは
ＶＤＰ２の内部レジスタへアクセスし、これはメモリに
対して一時に１個の１６ビット語を交換することが判
る。これを図７（ａ）に示す。

【００２８】背景サイクルＢＧは低い優先順位で実行さ
れる、すなわちＶＤＰ２が他のユーザに対して実行すべ
き他のサイクルを持たない時に実行される。ＢＧサイク
ルはＣＰＵによるＦＧサイクル（図７（ｂ））もしくは
ＶＤＰ２により開始する。ＣＰＵによりこのようなサイ
クルもしくはサイクル群が開始される場合には、例えば
メモリ５内で一群の語が変位することがあり、この演算
はサイクルＦＧの後でＣＰＵの再干渉を行うことなく実
行され、従ってＣＰＵはＢＧサイクルの実行中にブロセ
スＦＧを継続することができ、これらは全て確立された
優先順位でＤＭＡ１５により制御される。（この場合、
割込みとその後のＢＧサイクルの実行再開がある）。

【００２９】この構成の重要な利点は、さまざまなユー
ザが他のユーザに干渉されることなく自分自身の速度で
作業及び通信することができ、ＤＭはいかなる場合にも
適切な優先順位を与えることである。

【００３０】ＤＲＡＭ５のインターフェイス１４はメモ
リＣＲＯＭ２２のマイクロ命令及び回路ＤＭＡ１５から
の信号ＲＡＳ及びＣＡＳにより制御されてバス６のデー
タ及びアドレスフィールドをＤＲＡＭに転送するかもし
くはその逆の転送を行う２個の転送レジスタ３１及び３
２を含んでいる。データはまたバス１３からメモリ５に
転送して、アドレスプロセッサ１０からバス６及びレジ
スタ３２を介して転送されたアドレスへ達することがで
きる。

【００３１】ポイントプロセッサ１１の概略原理を図３
から図５に示す。本システムでは、このプロセッサはＢ
Ｇモードで作動して像を構成しディスプレイプロセッサ
１２によりスクリーン上に表示する。

【００３２】ポイントプロセッサはＲＡＭ型メモリセル
３４のネットワーク３３を含み、このネットワークの特
殊性は２つの直交軸Ｘ及びＹに沿ってアクセスできるこ
とである。後記するように（図３２及び図３３）且つ本
出願人により本出願と同日に出願された仏国特許出願
“データ語流を別のデータ語流へ転送するメモリ”に詳
記されているように、このネットワークはハードワイヤ
部に構成することができる。また、ネットワーク３３
は、集積回路により実施し得る。

【００３３】ネットワーク３３は、データバス１３に接
続された転送レジスタ３６と、この転送レジスタに接続
された入出力Ｙ３５を含んでいる。この入出力は、マス
クレジスタ３８を備える論理ユニット３７に接続され、
当該マスクレジスタ３８は、ネットワーク３３の入出力
Ｘ４０に接続されている。更にマスクレジスタ３８は、
この入出力Ｘ４０に接続された転送レジスタ４１に接続
されている。ポイントプロセッサは、制御ユニット４２
を含んでいて、この制御ユニットは、ネットワーク３３
のアドレス制限レジスタのビットを決定した後に、Ｘ，
Ｙ方向の読取／書込信号を付勢（イネーブル）して、ア
ドレス（Ｘ又はＹ）によりネットワーク３３内で選定さ
れるデータ、並びにＤＲＡＭ５からのデータで実行され
る論理機能を制御する。制御ユニット４２はレジスタＢ
Ｇ２３からロードされ（図２）、その構成はメモリＣＲ
ＯＭ２２内で選定されるマイクロ命令により決定され
る。

【００３４】ポイントプロセッサ１１へのアクセス（読
取及び書込）はＤＭＡ回路１５により制御されるが、ポ
イントプロセッサによるデータ処理機能の実行はビデオ
プロセッサの他の素子で実行されるサイクルと独立して
行われることをお判り願いたい。

【００３５】ポイントプロセッサをアクセスするため
に、ＣＰＵ１はＸもしくはＹ方向で１語を選定する命令
を使用する（図８〜図１０）。ＣＰＵのデータフィール
ド期間中に、バス６及び１３によりデータが送信されて
読取もしくは書込まれる。この転送はＣＰＵＦサイクル
中に行われる。ＣＲＯＭ２２内の対応する命令ＦＧをデ
コードしてポイントプロセッサへのアクセスを制御する
マイクロコードを選定する。命令のアドレスフィールド
は制御ブロック４２及び１６ビット語によりＸもしくは
Ｙアドレッシングを選定する。

【００３６】本例は１６ビットシステムに関するもので
あり、このようなシステムはポイントプロセッサネット
ワークにも使用されることをお判り願いたい。しかしな
がら、他のビット数のシステムも使用できる。

【００３７】バス１３へのアクセスはＣＲＯＭメモリ２
２からの信号ＤＳ．ＤＰ及びＤＰ．ＤＢにより転送レジ
スタ３６もしくは４１の一方をイネーブルして行われ
る。

【００３８】書込の場合には、マイクロプロセッサがポ
イントプロセッサ１１をアクセスして、例えば、１６ビ
ットの１６語の１ブロックを構成し、それをその後メモ
リゾーンへ転送する。

【００３９】読取の場合には、マイクロプロセッサがメ
モリ５に予め読取られている１６×１６語の１ブロック
をアクセスする。書込タイミングを図１１に示す。前例
と同様に開始されたＣＰＵＦサイクルが命令ＦＧにより
ＣＲＯＭ２２内で選定されたマイクロコードをイネーブ
ルする。サイクル開始時に、信号ＥＮＣＰＵＤがＣＰＵ
ＤＡＴＡ１８レジスタからのＣＰＵ１データをバス６
へ転送し、次に信号ＴＳ．ＤＰによりバスＤＲＡＭ１３
へ且つポイントプロセッサ１２のネットワーク３２の入
力Ｘへ転送し、このデータは信号ＷＸによりアドレスＸ
へロードされる。Ｙ方向の書込はアナログである。読取
命令はアドレスプロセッサ１０に関して逆の径路及び原
理を使用する。

【００４０】図１２に動作制御信号を有するポイントプ
ロセッサ１１を示す。制御ユニット４２はＸ及びＹ方向
にアドレスする部分４２Ｘ，４２Ｙとレジスタ２３から
の命令をデコードしてアドレッシング、演算及び転送と
書込信号をイネーブルするアクセス制御部４２Ａを含ん
でいる。

【００４１】ＦＯＮＣ−これらの入力はポイントプロセ
ッサ及び論理ユニットが行う演算を決定する。 Ｓ−増もしくは減とすることができるＸ及びＹアドレス
の進行方向を選定する。 Ｌ／Ｅ−データ転送方向を選定する。 −読取の場合：メモリ５からポイントプロセッサ１１
へ。 −書込の場合：ポイントプロセッサ１１からメモリ５
へ。

【００４２】Ｘ／Ｙ−ネットワーク３３の使用軸を選定
する。 −Ｙ方向で、データはレジスタ３６を通過する。 −Ｘ方向で、データは論理ユニット３７を通って読取ら
れ、レジスタ４１を通って書込まれる。

【００４３】８パラメータビット（ＰＲＡＭ）がその間
で転送が行われる限界ＸＡ−ＸＢもしくはＹＡ−ＹＢを
選定する。

【００４４】ゾーン４３は２つのアドレスＹＡ及びＹＢ
により制限される。アドレス進行は“Ｓ”方向でＹＡか
らＹＢもしくはＹＢからＹＡとなる。データ転送は“Ｌ
／Ｅ”の値に応じて書込もしくは読取に対して行われ
る。最上位データビットＭＳＢは左側にある。

【００４５】ゾーン４４の限界はＸＡ＝１１及びＸＢ＝
１３であり、進行及び転送方向の選択は信号“Ｓ”及び
“Ｌ／Ｅ”により同様な方法で行われる。最上位ビット
ＭＳＢはネットワーク３３の頂部にある。

【００４６】ポイントプロセッサは入力サイクルにより
選定されアドレスはＣＡＳの信号速度で進行する。信号
はＤＭＡ回路１５から出力される。

【００４７】次にポイントプロセッサによるデータ処理
のいくつかのケースについて説明する。Ａ−メモリ５ゾーンのコピー（図１３） メモリ５ゾーンのコピーは一部のゾーンの内容を読取
り、それをポイントプロセッサへロードし、次にそれを
ポイントプロセッサからメモリ５の別のゾーンへ転送す
ることからなっている。本例では、ポイントプロセッサ
容量に対応する最大１６語のブロックでコピーが実行さ
れる。

【００４８】読取命令は予め制御ブロック４２にロード
された命令コード内のパラメータに従ってポイントプロ
セッサをロードする。すなわち、 −ＸもしくはＹ読取アクセス −限界ＸＡ−ＸＢもしくはＹＡ−ＹＢ −増減方向

【００４９】アドレスはアドレスプロセッサ１０で処理
される。読取ポインタＰＭ２（図８〜図１０）及び増分
値“ｂ”はメモリ５の３軸の一つ、奥行、行もしくは列
のアドレスに対する進行モードを選定する。書込命令パ
ラメータは読取命令パラメータと同じでも異っていても
よい。各転送に対して、読取及び書込サイクルの実行は
レジスタ２３のローディングにより開始する。メモリ５
の奥行方向の進行は像の同じ場所に対応する位置におけ
る一つのメモリ面から別のメモリ面への通過に対応する
ことをお判り願いたい。

【００５０】Ｂ−同じパラメータを有するゾーンのコピー（図１４） 最も簡単なケースはＡゾーンの内容の同じメモリ内のＢ
ゾーンへのコピーからなり、読取及び書込命令パラメー
タは同じである。Ｂゾーンへ転送するＡゾーンマトリク
スは１６点×１６線の方形である。読取もしくは書込命
令パラメータは次の通りである。

【００５１】−転送軸Ｙ −ポイントプロセッサ限界ＹＡ＝０及びＹＢ＝１５ −アドレス進行の減方向 読取ポインタＰＭ２（図８〜図１０）はＡゾーンの第１
アドレスにプログラムされている。書込ポインタＰＭ１
はＢゾーンの第１語をアドレスする。使用する進行モー
ド及びゾーン特性に従って増分値Ａ，Ｂが選定される。
例えば、Ａゾーンはモジュロ１進行、メモリ内で隣接す
るフォームを定義する語４５〜４６により定義すること
ができる。Ｂゾーンは前記（図１３）（５１２点／行、
４面）と同じメモリゾーンの前景とすることができ、列
の進行がＡ＝＞８０（１６進）を定義する。

【００５２】ポインタ及び増分値はアドレスプロセッサ
１０へロードされる。読取命令のローディングにより転
送が開始する。アドレスＰＭ２に位置するＡゾーンの第
１語（４５）はポイントプロセッサのアドレスＹ１５へ
転送される。ポインタＰＭ２はＢの内容から増分され、
Ｙは減分される。語４５までの続く語が同様にポイント
プロセッサにロードされる。

【００５３】ＹＮ＝０であると、ポイントプロセッサの
アクセス制御ユニット４２はＤＭＡ１５へ信号を送信し
てメモリ５の制御信号ＣＡＳの発生を停止し、アドレス
プロセッサ１１を解放する。サイクルエンドは状態レジ
スタ１９に示される（図２）。

【００５４】書込命令のローディングにより、サイクル
ごとにＡの内容から増分されるポインタＰＭ１を使用し
て、ポイントプロセッサからＢゾーンへ逆方向に転送が
行われる。

【００５５】図１５はこのように実行される演算のフロ
ー図である。アドレスプロセッサポインタをプログラミ
ングした後、進行中のサイクルＢＧが無い場合には（Ｆ
ＢＩ＝０）読取命令がトリガされる。パラメータがロー
ドされると、Ｙ１５からＹ０へ１６回転送ループ４７が
繰返される。同様に、ＣＰＵ１は書込命令をロードして
ポイントプロセッサからメモリ５へ情報を転送する。ル
ープ４８はＹ１５からＹ０まで１６回繰返される。ルー
プ４９は被転送情報ブロック数と同じ回数だけ繰返され
る。

【００５６】ループ４７及び４８の実行回数はアドレス
進行による。次のアドレスの計算により列アドレスがオ
ーバフローしない場合には、最初のアクセスが完全なＲ
ＡＳ及びＣＡＳサイクルでありその後のサイクルはＣＡ
Ｓサイクルのみである。

【００５７】このようにして処理時間ＴＴは−５ＴＣ＋
３ＴＣ×１５＝５０ＴＣとなり、例えばＴＣ＝４０ｎＳ
とすると２μＳとなる。

【００５８】最悪の場合、各アドレス計算によりアドレ
ス列がオーバフローする場合には、各アクセスは完全な
ＲＡＳサイクル及びＣＡＳサイクルである。この場合、
アクセス時間は−５ＴＣ×１６＝８０ＴＣ、すなわち
３．２μＳとなる。

【００５９】Ｃ−異なるパラメータを有するゾーンのコピー 前例において、読取及び書込はそれぞれポイントプロセ
ッサのＬＹ径路（読取Ｙ）及びＥＹ径路（書込Ｙ）によ
って行われ、アドレスの終りと進行方向は同じである。
異なる読取及び書込パラメータを使用して、像の回転も
しくはフォーム反転を得ることができる（図１６）。径
路ＬＹを介した読取サイクルにより元のフォーム５０が
ポイントプロセッサ１１へコピーされる。読取パラメー
タは次の通りである；径路Ｙ、終りＹＡ＝０及びＹＢ＝
１５、進行方向、Ｙ１５からＹ０。

【００６０】読取ポインタＰＭ２の増分パラメータＢ
（図８〜図１０）が増大列進行に対して選定される。１
６読取サイクルの後の演算の終りに、オリジナルフォー
ム５０がポイントプロセッサ１１にロードされる。

【００６１】ポイントプロセッサの内容はフォーム５１
〜５４をメモリ５に書込むのに使用される。行先ゾーン
がソースゾーン（オリジナルフォーム）と同じ特性であ
れば、書込ポインタＰＭ１の増分パラメータＡはＢと同
じである。

【００６２】フォーム５１はポイントプロセッサの内容
のコピーであり、径路ＥＹ上の同じアドレス進行を使用
し、パラメータは；径路Ｙ、限界ＹＡ＝０及びＹＢ＝１
５、進行方向Ｙ１５からＹ０である。

【００６３】フォーム５２は９０°の反時計方向回転を
行ったオリジナルフォームである。径路ＥＸは書込に使
用され、書込パラメータは次の通りであり、径路Ｘ、限
界ＸＡ＝０及びＹＢ＝１５、進行方向Ｘ０からＸ１５。

【００６４】オリジナルフォームの反転であるフォーム
５３は書込径路ＥＹ上で得られ、ポイントプロセッサの
アドレス進行パラメータは反転されている；径路Ｙ、限
界ＹＡ＝０、ＹＢ＝１５、進行方向Ｙ０からＹ１５。

【００６５】フォーム５２の反転であるフォーム５４は
フォーム５３を９０°時計方向に回転させたものであ
る。これは次のパラメータにより得られる；径路Ｘ、限
界ＸＡ＝０及びＸＢ＝１５、進行方向Ｘ１５からＸ０。

【００６６】図１８〜図１９はオリジナルフォーム５０
を１８０°回転させたものである。しかしながら単一の
演算でこの１８０°回転を得ることはできない。ＤＲＡ
Ｍ１５のバッファメモリゾーンで９０°像回転を行っ
て、これをポイントプロセッサ１１に再コピーする必要
がある。

【００６７】フォーム５２はＹ１５からＹ０への減少ア
ドレス進行により径路ＬＹ上をポイントプロセッサへコ
ピーされる。

【００６８】フォーム５５は径路Ｘを使用して次のパラ
メータにより得られる；径路Ｘ、限界ＸＡ＝０、ＸＢ＝
１５、進行方向Ｘ０からＸ１５。読取及び書込ポイント
プロセッサは変化しない。前記いずれの場合にも、１６
の読取及び書込サイクルの総実行時間は５０ＴＣと８０
ＴＣの間であり、ＴＣ＝４０ｎＳとして２μＳと３．２
μＳの間である。

【００６９】Ｄ−異なる増分値を有するコピー 前例において、メモリ５の書込及び読取ポインタ進行は
同じであった。読取及び書込ポインタの相対進行値を変
えることにより、サイズ変化と“ズーム”効果を得るこ
とができる（図２０〜図２１参照）。

【００７０】オリジナルフォーム５０が径路ＬＹを介し
てポイントプロセッサ１１へロードされる。径路ＥＹを
介して２連の１６サイクル書込命令を実行して倍高文字
が得られる。最初の命令中に、ポインタＰＭ１はマトリ
クスの第１行のアドレスを含んでいる。第１の書込シー
ケンス中に、Ａ値により列進行は一時に一行ずつ飛越
す。得られるフォームの一部を符号５７に示す。最初の
１６書込サイクルの後に、ポインタＰＭ１はマトリクス
の第２行のアドレスを含んでいる。第２のシーケンス中
も同じ進行であり、予め飛越された行には前の行の内容
が充填される。第２の１６サイクルシーケンスの終り
に、倍高文字５６が得られる。

【００７１】３倍高文字５８の場合も同じ原理であり、
１６書込サイクルを３回実行して得られる。高さ５９を
低減するために、読取サイクル中のポインタＰＭ２の進
行は１本おきの行をポイントプロセッサへ転送するよう
に行われる。サイズ縮小文字がメモリ５へコピーされ
る。

【００７２】前記したことから、所望する操作の関数と
してアドレス進行の書込／読取径路Ｘ及びＹを選定する
ことにより像回転と寸法変化を結合できることが判る。

【００７３】Ｅ−フォーム変位 前例は像マトリクスの変換の無い像操作に関する。図２
２〜図２４に像マトリクス（専門家が“マウス”と呼ぶ
十字）を均一な背景色の単一面上で変位させる場合を示
す。

【００７４】オリジナルフォーム６０はＤＲＡＭメモリ
５のゾーン６１内に画定されている。各変位に対して、
所望変位に対する読取パラメータを使用してこのフォー
ムがポイントプロセッサ１１にコピーされる。フォーム
は１６×１６マトリクスに保持され、実施例では、この
フォームがメモリセル（すなわち同じ事であるが、像
点）へ全方向に連続的に変位される。

【００７５】列６２は垂直変位を表わし、上向きの２線
はフォーム６２ｂ、下向きの２線はフォーム６２ｃに対
するものである。オリジナルフォームはポイントプロセ
ッサのネットワーク３３の中心に枠取りしなければなら
ない。読取ポインタＰＭ２はオリジナルのアドレス６０
ａを有している。ポイントプロセッサ内の転送パラメー
タは次の通りである；径路ＬＸによる読取、転送限界Ｘ
Ａ＝２、ＸＢ＝１３、進行方向Ｘ１３からＸ２。

【００７６】第１サイクルにおいて、オリジナルのアド
レス６０ａの内容がポイントプロセッサ内のアドレスＸ
１３へ転送される。ポインタＰＭ２はアドレス６０ａへ
向って増分されＸは減分される。このシーケンスを１６
回繰返すと、１２語すなわちオリジナルの２〜１３がポ
イントプロセッサのアドレスＸ１３からＸ２へ転送され
る。フォームはネットワーク３３の中心にある。

【００７７】変位されたフォーム６２ｂ及び６２ｃを得
るために、書込ポインタＰＭ１をフォームの第１語に対
応する位置へプログラムしなければならない。（６２ｂ
に対してはアドレス６７、６２ｃに対してはアドレス６
８）。ポイントプロセッサの逆転送は次のパラメータを
使用して径路ＥＹにより行われる；径路ＥＹによる書
込、限界ＹＡ＝２、ＹＢ＝１３、進行方向Ｙ１３からＹ
２。

【００７８】ポインタＰＭ１は各サイクルにおいて列進
行を展開する。同じ原理に従って左、右及び斜めの変位
が行われる。しかしながらオリジナルはポイントプロセ
ッサ内でその水平変位に対応する位置にコピーされる。

【００７９】例えば、列６３において、左へ２ポイント
の変位に対するパラメータは次の通りである；径路ＬＸ
による読取、終りＸＡ＝４、ＸＢ＝１５、前進方向Ｘ１
５からＸ４。

【００８０】転送の終りにフォームはポイントプロセッ
サ内で変位される。前記原理に従って径路ＥＹによりフ
ォームがメモリ５内に再コピーされる。フォームが２つ
の１６ビット語間の境界上にあれば、２読取／書込サイ
クルで転送が行われる。変位は８方向の任意数のポイン
トに対して行うことができる。

【００８１】Ｅ−背景上のフォームの変位 前章ではスクリーン上であらゆる方向に変位されるモチ
ーフについて説明した。このモチーフは像の構成を助け
るマウスとすることができる。異なる場合も可能である
（図２５）。

【００８２】−Ｅ１．マウスが像面から離れた面内を移
動する、 −ページメモリが４面Ｐ１〜Ｐ４上にコード化される
と、マウスはＰ１面内にある；それにはＰ２，Ｐ３及び
Ｐ４向上でその色が重ねられ８色の背景像を定義する
（メモリ面については、前記仏国特許出願第８３０６７
４１号参照）。 −前の場合に戻るように機能して、ポインタの増分パラ
メータは異っている。

【００８３】−Ｅ２．マウスが全面に変位される −この場合、背景像は４面に１５色でコード化され第１
６番目の色がマウスを定義する。 −像はまた１６色にコード化することもでき、マウスの
各点を背景色から容易に識別できる色としなければなら
ない。 −Ｅ２の場合−フォームは一色で定義される（図２
６）。

【００８４】この変位を得るために、合成メモリ５の一
部に図２６の符号６９に示す安全圏を割当てる；また考
慮する変位に関して面１と関連するメモリゾーンの一部
７０も示されている。ここで調べるフォームは図２２〜
図２４のマウス６０である。

【００８５】この変位例に対して、マウス６０は１６色
中の１色で定義される。簡単化するため、カラーコード
は“１１１１”である、すなわちマウスのポイントは４
つのカラー面内に“１”で表わされる。

【００８６】面を独立処理する際の操作には、問題とす
る面のビットをマウスを重ねる位置で“１”に設定する
ことが含まれる。マウスを除去すると、表示する像の最
初の図には２ゾーンが含まれ、それは“１”ビットで示
すゾーン７１と“０”ビットで示すゾーン７２であり、
Ｐ２、Ｐ３及びＰ４面の他のフォームによりスクリーン
上に１５色の組合せを得ることができる。ここでゾーン
７１のフォームを任意に選定してマウスを重ねる現在の
像の内容を表わすことをお判り願いたい。

【００８７】マウス６０の原式（図２２〜図２４）も
“１”ビットで表わされ、背景は“０”ビットである。
実施例ではマウスはＡ位置からＢ位置へ変位する。操作
は次の通りである。 Ｉ−前の変位中に安全圏６９内に記憶された前の背景
（ゾーン７１及び７２）の回復。 ＩＩ−６９Ｂ及び６９Ｃの安全面内のゾーン７０Ｂ及び
７０Ｃを保存する。 ＩＩＩ−マウス６０をゾーン７０Ｂ及び７０Ｃに重ね
る。

【００８８】Ｉ−前の背景の回復を図２７に示す。マウ
スが１６点群の内部にある場合、安全圏６９（図２６）
はマウスの行と同数の語を有している。読取ポインタＰ
Ｍ２（図８〜図１０）はゾーン６９ＡのＬ１行上に配置
される。書込ポインタＰＭ１はゾーン７０ＡのＬ１行上
に配置される。１６像点の１２行を表わす１６ビットの
１２語が次のパラメータを有する読取命令によりポイン
トプロセッサ１１へ転送される；径路ＬＹによる読取、
限界点ＸＡ＝４、ＸＢ＝１５、進行方向Ｙ１５からＹ
４。

【００８９】１２サイクルの実行後、回復すべきフォー
ムはポイントプロセッサへ転送されている（図１２）。
書込命令は転送と同じパラメータを使用し、径路ＥＹを
使用するものの逆である。

【００９０】実行が終止すると前のフォームが回復され
てマウスが消去される。 ＩＩ−新しい背景の保持及びマウスの重畳は次のように
行われる（図２８（ａ），（ｂ））。マウスの新位置Ｂ
が隣接する語間の境界にあると、ゾーン７０Ｂ及び７０
Ｃをゾーン６９Ｂ及び６９Ｃ内に保存して（図２６）次
の変位中に回復する。従ってゾーン７０Ｂのデータをポ
イントプロセッサ１１へ転送し、ポイントプロセッサか
らのデータを安全圏６９Ｂへ転送し、問題とするマウス
６０の一部を重畳し、ポイントプロセッサのデータをゾ
ーン７０Ｂに転送する。

【００９１】ゾーン７０Ｂからポイントプロセッサへの
データの転送は径路ＬＹを介して行われ、ポイントプロ
セッサのパラメータは次の通りである；読取径路ＬＹ、
限界ＹＡ＝２、ＹＢ＝１３、進行方向Ｙ１３からＹ２。

【００９２】ポインタＰＭ２はゾーン７０ＢのＬ１行上
にある（図２６）。１２読取サイクル後、ゾーン７０Ｂ
内にあるフォームはポイントプロセッサ内に来る。ポイ
ントプロセッサからゾーン６９Ｂへのデータの逆転送は
ＰＭ１がＬ１を指しながら同じプロセスで行われる。マ
ウスの一部を有するゾーン７０Ｂを得るために、マウス
６０のＬ２〜Ｌ８行はポイントプロセッサの各位置Ｘ６
〜Ｘ０で重畳され、そのパラメータは次の通りである；
読取径路ＬＸ、限界ＸＡ＝０、ＸＢ＝６、進行方向Ｘ６
からＸ０、入力ＬとＰ間の“ＯＲ”機能が論理ユニット
３８で行われる。

【００９３】読取ポインタＰＭ２がＬ２行を指す。最初
の読取りでＬ２、ゾーン６０により選定される語（図２
８（ａ），（ｂ））が論理ユニットのＬ入力に出され、
“Ｘ６”により選定される語が入力“Ｐ”に加えられ
る。論理ユニットは機能ＬもしくはＰを行い、結果がア
ドレスＸ６に出される。同じ動作を７回行った後、マウ
スの２〜８行はゾーン７０Ｂで重畳される。

【００９４】マウスの残部をフォーム７０Ｃ上に重畳す
るプロセスも同じである。重畳法は４つのカラー面で繰
返される。

【００９５】Ｆ−１６色表示フォーム 全カラーコードを背景像に使用する場合、背景を形成す
るカラーポイントが何であってもマウスフォームを識別
できなければならない。マウスを重畳する背景ビットを
反転する“排他的ＯＲ”によりポイント色を変える方法
がある（図２９）。本方法は安全なゾーンを使用しな
い。マウスの変位は次の通りである；論理ユニット３８
により実行されるＡ位置上の“排他的ＯＲ”機能による
背景の回復、及び“排他的ＯＲ”機能による背景上のマ
ウスの表示。

【００９６】これは次のように進行する；被回復ゾーン
７０Ｂが径路ＬＹによりポイントプロセッサへ転送さ
れ、ポイントプロセッサ、径路Ｐ内及びゾーン６０、径
路Ｌからの語間に“排他的ＯＲ”機能を行うことにより
マウス６０がポイントプロセッサへ転送される。結果は
処理の終りに同じアドレスＸＮに出され、ポイントプロ
セッサの内容はゾーン７０Ａへ転送される。元の背景が
回復され、同じ原理に従ってマウスの新しい位置“Ｂ”
が生成される。全カラー面について動作が実行される。

【００９７】Ｇ−ゾーン重畳 ゾーン重畳は別のメモリゾーン内の多色フォームにより
ページメモリの一部を交換する。ページメモリ（図３
０）は被重畳フォームのカラー面数より多いかもしくは
等しい数の面内にある。重畳は異なる方法で行うことが
できる。実施例の方法はカラー面内に一色があることを
示す“１”ビットを含むフォーム面を使用している。フ
ォーム面内の“０”ビットは透明を示す。透明ゾーンで
は、ページメモリの内容は変化しない。

【００９８】カラー面Ｃ１及びＣ２の内容はＰ１及びＰ
２面のＺ１及びＺ２ゾーンへ転送され、フォームは面３
内で色を持たないものとする。転送は図３１に示されて
おり、２面Ｐ１及びＰ２について繰返される。Ｐ３面は
色情報を持たず、フォームビットＦは“０”で置換され
る。

【００９９】Ｐ１面内の色の重畳は前記原理により４段
階で実行される。 Ａ．Ｚ１ゾーンの内容が径路ＬＹによりポイントプロセ
ッサへ転送される。サイクルの終りに、プロセッサは最
大限Ｐ１面からの１６点を有する１６行のＰ１面特性を
含んでいる。 Ｂ．次の段階はポイントプロセッサ内でフォームを重畳
させることであり、フォーム面ビットＦ＝１はポイント
プロセッサ内で“０”で表わされている。フォーム面ゼ
ロビットはポイントプロセッサ内容を変えない。

【０１００】フォーム面は径路ＬＸにより読取られ、論
理ユニットがポイントプロセッサ及び同じ相対位置を有
するフォーム面語に“ＮＯＴ”−Ｌ−“ＡＮＤ”−Ｐ機
能を行う。演算結果はポイントプロセッサに出される。
サイクルの終りに、ポイントプロセッサはフォームＦビ
ットに“０”を有し、フォーム位置ＴにＺ１面内容を有
している。 Ｃ．アクセス径路すなわちＬＸからのカラー面語及びポ
イントプロセッサの内容に対する“ＯＲ”機能により、
第１のカラー面Ｃ１がポイントプロセッサの内容に重畳
される。サイクルの終りに、フォームのＦ部はカラービ
ットＣ１を含み、Ｔ部は変化しない。 Ｄ．最終段階は径路ＥＹを介したＺ１ゾーンへのポイン
トプロセッサの内容の転送である。

【０１０１】同じ操作がＰ２面に対しても行われ、Ｃ段
階はＰ３面構成で飛越される。

【０１０２】図３２にハードワイヤ型式のネットワーク
３３のメモリセルＭ実施例を示す。当業者であれば、こ
のようなネットワークは集積回路形式とすることが可能
であることが理解できるであろう。

【０１０３】各セル端の基本素子は、例えば出願人がｎ
°７４７４として市販しているＤ型フリップフロップ７
３である。このフリップフロップは入力端子Ｅ、出力端
子Ｓ及びクロック端子Ｃ１を含んでいる。

【０１０４】入力はゲート７４により選択的に線Ａｘｍ
Ｅｃ、ＡｘｍＬ、ＡｙｍＥｃ及びＡｙｍＬに接続されて
アドレッシングを行い、且つ線Ｅ／Ｓｘｍ及びＥ／Ｓｙ
ｍに接続されてデータ抽出及びローディングを行う。ア
ドレス線は制御ユニット４２に接続され、その一部を図
１２に示す。これらは図１２に符号４２Ｘ及び４２Ｙで
示す４つの多重部である。データ転送は線７５上の信号
ＣＡＳにより制御される。

【０１０５】前記したように、ネットワーク３３内でデ
ータが格納されているアドレスは予め固定された２つの
“終端”すなわち限界間で増減することができ、これら
の限界間の距離はブロック内の語数である。例えば、５
つの語ブロックを連続的に処理する場合、語をアドレス
Ｙ５からアドレスＹ９へ増大方向に配置するか、あるい
はアドレスＹ１１からアドレスＹ７へ減少方向に配置す
ることができ、もちろん１６までの他の任意の値ｎ及び
他の任意の語数を使用することもできる。これらのパラ
メータは一つの語群から次の語群へ変化することがで
き、これらは全て実行する像操作の関数である。

【０１０６】各語ブロックの進行中のアドレス値もしく
は限界を決定するために、“パラメータ”回路４２ａを
使用し、この回路は中央ユニット１からの語ブロックを
処理する前にロードすることができる。

【０１０７】回路４２にはレジスタ７６、カウンタ７７
及び比較器７８の構成が付随している。比較器７８の同
じ出力７９が状態レジスタ１９に接続されており（図
２）後者にアドレス進行の終りに達したことを知らせ
る。

【図面の簡単な説明】

【図１】本発明に従った画像処理システムを具備するビ
デオディスプレイシステムの概略図である。

【図２】本発明による画像処理システムの一部の詳細図
である。

【図３】本発明による画像処理システムの一部の詳細図
である。

【図４】本発明による画像処理システムの一部の詳細図
である。

【図５】本発明による画像処理システムの一部の詳細図
である。

【図６】解釈可能性を有する中央処理ユニットＣＰＵの
アドレスフィールドを示す図である。

【図７】（ａ），（ｂ）はビデオシステムが実行可能な
前景及び背景サイクルのタイミング図である。

【図８】アドレスプロセッサとポイントプロセッサ、及
びポイントプロセッサをアクセスするデータ循還を有す
るビデオシステムの部分図である。

【図９】アドレスプロセッサとポイントプロセッサ、及
びポイントプロセッサをアクセスするデータ循還を有す
るビデオシステムの部分図である。

【図１０】アドレスプロセッサとポイントプロセッサ、
及びポイントプロセッサをアクセスするデータ循還を有
するビデオシステムの部分図である。

【図１１】ポイントプロセッサをアクセスするタイミン
グ図である。

【図１２】周辺装置を有するポイントプロセッサの詳細
図である。

【図１３】ポイントプロセッサによるあるゾーンの一般
システムメモリの内容のコピーを示す図である。

【図１４】図１３のポイントプロセッサと一般メモリ間
の情報循還を示す図である。

【図１５】あるゾーンの一般メモリのコピーステップを
示すフロー図である。

【図１６】ポイントプロセッサによる被表示フォームの
反転方法を示す図である。

【図１７】ポイントプロセッサによる被表示フォームの
反転方法を示す図である。

【図１８】形式反転の別の例を示す図である。

【図１９】形式反転の別の例を示す図である。

【図２０】フォームサイズの拡大もしくは縮小を行う方
法を示す図である。

【図２１】フォームサイズの拡大もしくは縮小を行う方
法を示す図である。

【図２２】像内でのフォームの移動を示す図である。

【図２３】像内でのフォームの移動を示す図である。

【図２４】像内でのフォームの移動を示す図である。

【図２５】一つもしくは複数のカラー面上の定義された
フォームの移動を示す図である。

【図２６】表示された像内のフォームの移動原理を示す
図である。

【図２７】前の像背景の回復により構成される１フェー
ズの移動を示す図である。

【図２８】（ａ），（ｂ）は移動によりフォーム及び背
景を再構成する方法を示す図である。

【図２９】色反転による像背景上のフォーム重畳を示す
図である。

【図３０】数ゾーンのメモリの内容の重畳原理を示す図
である。

【図３１】数ゾーンのメモリの内容の重畳原理を示す図
である。

【図３２】ポイントプロセッサの１セルのメモリネット
ワークの略図である。

【図３３】ポイントプロセッサと共に使用する制御ユニ
ットの簡略図である。

【符号の説明】

１ ＣＰＵ ２ ビデオディスプレイプロセッサ ５ ＤＲＡＭ ７，１４ インターフェイス ８ ディスプレイユニット ９ 外部ユニット １０ アドレスプロセッサ １１ ポイントプロセッサ １２ ディスプレイプロセッサ １５，４２ 制御ユニット １６ デコーダ １７ アドレス転送レジスタ １８ データ転送レジスタ １９ 状態レジスタ ２０ 制御レジスタ ２１ レジスタＦＧ ２２ ＣＲＯＭ ２３ レジスタＢＧ ２４，２５ レジスタスタック ２６，３６，４１ 転送レジスタ ２７ ＡＬＵ ３１，３２ 転送レジスタ ３３ ネットワーク ３４ ＲＡＭメモリセル ３７ 論理ユニット ３８ マスクレジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｔ 1/00 Ｇ０９Ｇ 5/38 Ａ 9471−5Ｇ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 表示メモリと、 記憶部を含み、該記憶部に記憶されたプログラム命令に
   従って作動する中央処理装置と、 前記表示メモリ及び前記中央処理装置に接続され、前記
   表示メモリをアクセスするアドレスを計算する演算論理
   装置を含むアドレスプロセッサと、該アドレスプロセッ
   サにより計算されたアドレスに基いてアクセスされた前
   記表示メモリ内のデータを編集するポイントプロセッサ
   と、前記中央処理装置からのアドレス信号に従い前記表
   示メモリの所定ロケーションへ前記中央処理装置からの
   データを書込むよう前記中央処理装置から指令信号を受
   けるインターフェース回路とを含む表示処理装置を含む
   画像処理システム。