JPS6035075B2 - Ｃｒｔ表示装置 - Google Patents

Description

【発明の詳細な説明】 本発明は電子計算機システムに於いてマンマシソィンタ
フェース装置として使用するＣＲＴ表示装置に関するも
のである。

従来のＣＲＴ表示装置はＣＲＴ（以下単にＣＲＴと記し
た場合はＣＲＴ表示装置の一構成要素であるＣＲＴ表示
器そのものを意味する。

）に表示出来る範囲の表示情報を記憶する記憶装置（以
下メモリと記す。）を備えているのが一般的である。し
かしＣＲＴに同時には表示し得ないような大なる画面の
一部分を表示中に、その表示中の画面を任意の方向へ連
続的に移動して（以下パニングと言う。）大画面中の所
望の部分を表示したという要求がある。この様な要求に
対して、従来の一般的なＣＲＴ表示装置の場合は、ＣＲ
Ｔ装置内メモリの内容を計算機のソフトウェアからの出
力によって逐次書き替えることにより、順々にパニング
する方法が用いられている。

しかしこの様な法は計算機のソフトウェアが大量のデー
タ処理を行なわねばならない為、画面移動に時間がかか
り、スムーズなパニングが出来ないこと、また大量のデ
ータのソフトウェア処理の為に、計算機の演算制御装置
の負荷が大きくなり、計算機としての本来の業務処理に
支障を来たす恐れがあること等の問題があった。この様
な不都合を取除く為に、ＣＲＴに表示出来る情報より多
い情報を記憶出来るメモリを持つＣＲＴ表示装置が考え
られる。この改良されたＣＲＴ装置の動作を第１図を用
いて説明する。第１図ａに２×２＝４画素を表示するこ
との出来るＣＲＴＩを示す。実際に表示したい大なる画
面２は第１図ｂに示すごとく４×４＝１印画素より構成
されているとする。ＣＲＴ表示装置には第１図ｃに示す
ようにこの４×４＝１印画素の内容を記憶出来るメモリ
３を持つ。通常のＣＲＴは横８血画素×縦４伽藍素程度
の大きさを持ち、ＣＲＴ表示装置のメモリも、これに対
応する単位メモリ（＝画素）を持つのが一般的であるが
、ここでは簡単の為、２×２画素のＣＲＴＩと４×４画
素のメモリ３を仮定して説明する。第１図ａに示すＣＲ
ＴＩは画面２の内ｘ＝０，ｙ＝０に対応する４画素Ａ，
Ｂ，Ｅ，Ｆを表示していることを示している。すなわち
ＣＲＴ表示装置はメモリ３の座標（Ｘ，Ｙ）で示された
画素から×方向へ２画素、Ｙ方向へ２画素の合計２×２
＝４画素をＣＲＴＩへ表示するように構成されている。
従って画面２のＦ，Ｇ，Ｊ，Ｋを表示させる場合にはＣ
ＲＴ表示装置内の座標レジスタ（×，Ｙ）を×＝１，Ｙ
；１に変えてやればよい。この座標レジスタ（×，Ｙ）
の変更を例えばジョイステツク等を用いて行なうことに
より、ＣＲＴの表示内容を計算機のソフトウェアの処理
を何んら行うことなく、高速、スムーズにパニングする
ことが出来る。しかし表示すべき画面の内容によっては
画面全体がパニングしてしまうことは不都合な場合があ
る。

例えば、、一般的には画面上には、その画面の表題とか
、画面全体に対するコメントとか、指示項目とか、大図
形全体の内容を説明したり指示したりする為に必要な領
域がある。この様な領域は上述の様な画面全体のパニン
グによって、ＣＲＴの表示領域から消えてしまうことは
不都合である。第１図ａに示すＣＲＴＩに表示された画
面の例に於いて、例えばＢがこの画面の表題であり、パ
ニングによって消えては困る領域だとすると、座標フラ
グ（Ｘ，Ｙ）＝（１，１）になった後には第１図ｄに示
す様な画面４が表示されるのが望ましい。一方、従来か
らＣＲＴ画面の重ね合せという手法がある。この手法を
第２図によって説明する。第２図ａに示す様に２×２＝
４画素より成るメモリ５とメモリ６の２組のメモリ持ち
、この内容をＣＲＴ７にビデオ信号で重ね合せて表示出
来るＣＲＴ表示装置がある。

例ではメモリ５にＡ，Ｃを、メモリ６にＢ，Ｄを記憶し
ておきこれをビデオ信号レベルで重ね合せ表示するとＣ
ＲＴ７にＡ，Ｂ，Ｃ，Ｄが表示される様子を示している
。この様な重ね合せ機能を持つＣＲＴ表示装置の一方に
パニング可能な大画面用メモリを用いた場合を説明する
。第２図ｂにおいてメモリ８は、４×４画素より成る大
画面用メモリであり、メモリ９は２×２画素より成るメ
モリであり８の内容とメモリ９の内容とがビデオ信号レ
ベルで重ね合わせてＣＲＴ７に表示される。

これらのメモＩＪＩこそれぞれ第２図ｂに示す様な内容
が記憶されている時、メモリ８の大画面座標軸（Ｘ，Ｙ
）；（０，０）の場合は第２図ｃに示すような内容の画
面がＣＲＴ７に表示される。

しかし、大画面座標軸を（Ｘ，Ｙ）＝（１，１）に変え
るとＣＲＴ７の表示内容は第２図ｄに示す様になり、Ｃ
ＲＴ７の画面上でＢとＧが重なってしまい、場合によっ
ては判読不能となる。本発明は、計算機の演算制御装置
の負荷とならずに、高速かつスムーズなパニングが可能
で、しかも上記の様な不都合をなくす為に、計算機から
指定したＣＲＴの画面上の領域については重ね合せの対
象としないようなＣＲＴ表示装置を提供するものである
。

以下本発明の詳細を図示した一実施例にもとずし、て説
明する。

第３図において１０は計算機、１５はＣＲＴ表示装置で
ＣＲＴコントローラ２０と計算機１０からの表示情報は
ＣＲＴコントローラ２０へ出力され、必要な処理が行な
われてＣＲＴ３５へ表示される。表示情報は入出力イン
タフェース２１とディスプレイコントローラ２２を経由
して第１メモリ２３Ａ又は第２メモリ２３Ｂに記憶され
る。第１メモリ２３Ａへ記憶するか第２メモリ２３Ｂへ
記憶するかは、計算機１０からディスプレイコントロー
ラ２２へ与えるコマンド信号により切換える。第１メモ
リ２３Ａ又は第２メモリ２３Ｂの内容は周期的に第１又
は第２メモリスキャナ２４Ａ，２４Ｂによって取り出さ
れ、そのコ−ドーこ応じて第１又は第２パターン発生回
路２５Ａ，２５Ｂが画素信号を発生し第１又は第２ビデ
オ信号発生回路２６Ａ，２６Ｂにて、ビデオ信号に変換
され、ビデオ信号ミキサ２７にて重ね合わされてＣＲＴ
３５に表示される。ここで第１メモリ２３Ａは先に述べ
た大画面相当のメモリサイズを持ち、第２メモリ２３８
は単一画面相当のメモＩＪサイズを持つものとする。

一方、現在ＣＲＴ３５に表示すべきメモリ上の座標（×
，Ｙ）を与える第１座標レジスタ２９Ａは計算機１０か
らディスプレイコントローラ２２へ与えられるコマンン
ド信号によって設定するか、又は例えばジョィステック
４０のような外部機器からシフト信号制御回路３０を経
由した信号で設定変更するようになっている。さらに第
１メモリ２３Ａの内容を画素変換行うか杏かを指定する
第１消去フラグ部２８Ａがあり、第１メモリスキャナ２
４Ａはこのフラグで指定された（すなわちフラグ＝１の
とき）領域に関してはパターン発生を行なわない。

第１消去フラグ部２８Ａのセット／リセットについては
計算機１０からディスプレイコントローラ２２へ与えら
れるコマンド信号により行なわれる。なお第１メモリ２
３Ａ、第１メモリスキャナ２４Ａ、第１消去フラグ部２
８Ａおよび第１座標レジスタ２９Ａは第１記憶部３１を
構成し、第２メモリ２３Ｂおよび第２メモリスキャナ２
４Ｂは第２記憶部３２を構成している。

次に第３図、第４図を用いて、本発明の作用を説明する
。

ここでは簡単の為、第３図に於ける第１メモリ２３Ａは
４×４画素、第２メモリ２３Ｂは２×２画素、ＣＲＴ３
５は２×２画素の容量を持つＣＲＴ表示装置１５を例と
して説明する。第１メモリ２３Ａに関して、パターン発
生を行うか否かを指示する第１消去フラグ部２８ＡはＣ
ＲＴ３５の画面と同じ数の画素数に対応して持っており
、この例では２×２＝４フラグ必要である。この様に構
成されたＣＲＴ表示装置１５に於いて、まず計算機１０
‘ま例えば第４図ａ，ｂに示すような画面を表わす情報
をそれぞれ第１メモリ２３Ａ、第２メモリ２３Ｂへ書き
込む。

さらに第１メモリ２３Ａと第２メモリ２３Ｂの重ね合せ
を行なわない領域に対して、例えば第４図ｃの様に第１
消去フラグ部２８Ａをセットする。この様な状態で、第
１座標レジスタ２９Ａが初期状態×＝０，Ｙ＝０であっ
たとすると、第１メモリスキャナ２４Ａは第１消去フラ
グ部２８Ａ（Ｕ，Ｖ）＝（１，０）に対応する第１メモ
リ２３Ａの単位メモ川こ対しては変換を行なわないので
、第１パターン発生回路２５Ａの画素出力は、画面座標
（ｉ，ｉ）＝（１，０）部分がブランクとなった第４図
ｄのようなものになる。一方第２メモリスキャナ２４Ｂ
には座標、消去フラグ等は無関係であるから第４図ｅの
ような画素出力が得られる。これらがビデオ信に変換さ
れ、ビデオ信号ミキサ２７によって重ね合されるとＣＲ
Ｔ３５には第４図ｆのような表面画面が得られる。次に
大画面メモリ座標軸をジョィステック４０のような外部
機器によって、例えば（×，Ｙ）＝（１，１）と設定変
更したとする。

この時も第１消去フラグ部２８Ａ（Ｕ，Ｖ）＝（１，０
）に対応する第１メモリ２４Ａの単位メモＩＪの変換は
行なわれないので、第１パターン発生回路２５Ａの出力
は第４図ｇのようになる。一方第２メモリ２３Ｂに関し
ては前と同様であるから、第４図ｅの様な画素出力が得
られ、これをビデオ信号ミキサ２７で重ね合わせるとＣ
ＲＴ３５には第４図ｈのような画面となる。これは表示
画面上で、消去フラグがリセットの領域に対応した部分
はＸ，Ｙ方向に各１行パニングされており、消去フラグ
がセットされている領域に対応した部分は×，Ｙの値に
よろず一定のものが表示されている。なお本発明のＣＲ
Ｔコントローラ２０の論理回路は近年発展の著しいマイ
クロコンピュータ等のは１とそのファームウェアによっ
て実現することも容易である。

また以上の説明に於いては第１メモリは大画面メモリを
、第２メモリは通常サイズメモリを例として行なったが
、相方共に大画面メモリとすること、通常サイズメモリ
とすること、メモリをＮ組とすること等、組合は自由で
ある。

次に第１記憶部だけでなく、第２記憶部も大画面メモリ
の第２メモリと第２座標レジスタと第２消去フラグ部と
第２メモリスキャナとからなるＣＲＴ表示装置を実現す
ることも可能である。

更に前述した一実施例ではパターン発生回路、ビデオ信
号発生回路をそれぞれメモリスキャナに対応して２組ず
つ有しビデオ信号発生回路の出力をビデオ信号ミキサで
重ね合わせて結果をＣＲＴへ出力する装置として説明し
たが本発明は２個のメモリスキャナの出力を重ね合わせ
て後、１個のパターン発生回路と１個のビデオ信号発生
回路によりビデオ信号ミキサを必要とすることなくＣＲ
Ｔに表示するＣＲＴ表示装置として実施することも可能
である。以上説明した後に、本発明によれば、計算機に
よるＣＲＴ表示画面の重ね合せに於いて、重ね合せを必
要としない領域を任意に計算機から指定出来、又、大画
面メモリとの組合せによっては、計算機の演算制御装置
の負荷を高めずに、ＣＲＴ画面の必要な領域については
高速かつスムーズなパニングが可能であり、不必要な領
域については常に一定の画面を表示する様なＣＲＴ装置
を提供することが出来る。

【図面の簡単な説明】

第１図および第２図は従来のＣＲＴ表示装置の動作を説
明する図、第３図は本発明の一実施例装置のブロック図
、第４図は第３図に示す一実施例装置の動作を説明する
図である。 １０・・・計算機、１５・・・ＣＲＴ表示装置、２３Ａ
・・・第１記憶装置（第１メモリ）、２３Ｂ・・・第２
言己億装置（第２メモリ）、２４Ａ・・・第１メモリス
キャナ、２４Ｂ…第２メモリスキャナ、２８Ａ…第１消
去フラグ部、２９Ａ・・・第１座標レジスタ、３１・・
・第１言己億部、３２・・・第２記憶部、３５・・・Ｃ
ＲＴ表示器（ＣＲＴ）。 第１図 第２図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １ 情報を表示するＣＲＴ表示器と、前記ＣＲＴ表示器
   に表示すべき情報であつて前記ＣＲＴ表示器に表示し得
   る一画面分の情報よりも多い情報を記憶する第１記憶装
   置と前記第１記憶装置に記憶された内容のうち前記ＣＲ
   Ｔ表示器に表示する部分を指定する座標を保持する第１
   レジスタと、前記ＣＲＴ表示器に表示すべき前記第１記
   憶装置の内容の一部について出力の可否を指定するフラ
   グを有する第１消去フラグ部と、前記第１レジスタの座
   標と前記第１消去フラグ部のフラグにもとずき前記ＣＲ
   Ｔ表示器に表示すべき情報を記憶する前記第１記憶装置
   のアドレスを決定しこのアドレスにもとずき前記第１記
   憶装置から表示すべき内容を読み出す第１の装置とから
   なる第１記憶部と、前記ＣＲＴ表示器に表示すべき情報
   であつて前記ＣＲＴに表示し得る一画面分の情報量以上
   の容量の情報を記憶する第２記憶装置と前記第２記憶装
   置に記憶された内容のうち前記ＣＲＴ表示器に表示すべ
   き情報を記憶する前記第２記憶装置のアドレスを決定し
   、このアドレスにもとずき前記第２記憶装置から表示す
   べき内容を読み出す第２の装置からなる第２記憶部と、
   からなり、前記第１記憶部の出力と前記第２記憶部の出
   力にもとずき前記ＣＲＴ表示器に情報を表示することを
   特徴とするＣＲＴ表示装置。 ２ 第２記憶部がＣＲＴ表示器に表示すべき一画面分の
   情報を記憶する第２記憶装置と前記第２記憶装置の内容
   を読み出す第２装置とからなることを特徴とする特許請
   求の範囲第１項記載のＣＲＴ表示装置。 ３ 第２記憶部がＣＲＴ表示器に表示すべき一画面分の
   情報を記憶する第２記憶装置と前記ＣＲＴ表示器に表示
   すべき前記第２記憶装置の内容の一部についての出力の
   可否を指定するフラグを有する第２消去フラグ部と、前
   記第２消去フラグ部のフラグにもとずき前記第２記憶装
   置の内容を読み出す第２の装置とからなることを特徴と
   する特許請求の範囲第２項記載のＣＲＴ表示装置。 ４ 第２記憶部がＣＲＴ表示器い表示すべき情報であつ
   て前記ＣＲＴ表示器に表示し得る一画面分の情報よりも
   多い情報を記憶する第２記憶装置と、前記第２記憶装置
   に記憶された内容のうち前記ＣＲＴ表示器に表示する部
   分を指定する座標を保持する第２レジスタと、前記ＣＲ
   Ｔ表示器に表示すべき前記第２記憶装置の内容の一部に
   ついて出力の可否を指定するフラグを有する第２消去フ
   ラグ部と、前記第２レジスタの座標と前記第２消去フラ
   グ部のフラグにもとずき前記ＣＲＴ表示器に表示すべき
   情報を記憶する第２記憶装置のアドレスを決定し、この
   アドレスにもとずき前記第２記憶装置から表示すべき内
   容を読み出す第２の装置とからなことを特徴とする特許
   請求の範囲第１項記載のＣＲＴ表示装置。