JPH077838B2 - 超伝導体ゲートを備えた電界効果トランジスタ - Google Patents
超伝導体ゲートを備えた電界効果トランジスタInfo
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- JPH077838B2 JPH077838B2 JP2415181A JP41518190A JPH077838B2 JP H077838 B2 JPH077838 B2 JP H077838B2 JP 2415181 A JP2415181 A JP 2415181A JP 41518190 A JP41518190 A JP 41518190A JP H077838 B2 JPH077838 B2 JP H077838B2
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Containers, Films, And Cooling For Superconductive Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板におけるチ
ャネルの導電率が、該チャネルに隣接して配置されたゲ
ートの電荷によって影響されるタイプの電界効果トラン
ジスタに関するものであり、また、ゲートに高温超伝導
材料を用いることによるその回路性能の改良に関するも
のである。
ャネルの導電率が、該チャネルに隣接して配置されたゲ
ートの電荷によって影響されるタイプの電界効果トラン
ジスタに関するものであり、また、ゲートに高温超伝導
材料を用いることによるその回路性能の改良に関するも
のである。
【０００２】
【従来の技術及びその課題】電界効果トランジスタを必
要とするテクノロジにおいて、集積密度及び性能に対す
る要求が増すにつれて、金属またはポリシリコンのゲー
トを備えたタイプの電界効果トランジスタ（ＦＥＴ）で
は、寄生抵抗及び容量を減損する効果が重要であること
が明らかになりつつある。１／４ミクロン以下の最小寸
法の場合、ゲート抵抗は、ゲートのＲＣ時定数のため、
重大な減損要因になる。金属・ケイ化物ゲートを備えた
ＦＥＴにおいては、小寸法の場合、一般的な金属の仕事
関数によって、性能が制限される。ゲートに利用可能な
材料の選択は、仕事関数によって強要される要件と、超
大規模集積回路に用いられる処理技術との適合性によっ
て制限される。また、明らかに、約７７°Ｋという低温
動作は有利であり、実際、認められているように、デバ
イス自体の性能が約３０％向上する。さらに、低温の場
合、ノイズのマージンが低くなり、低電圧の利用が可能
になる。
要とするテクノロジにおいて、集積密度及び性能に対す
る要求が増すにつれて、金属またはポリシリコンのゲー
トを備えたタイプの電界効果トランジスタ（ＦＥＴ）で
は、寄生抵抗及び容量を減損する効果が重要であること
が明らかになりつつある。１／４ミクロン以下の最小寸
法の場合、ゲート抵抗は、ゲートのＲＣ時定数のため、
重大な減損要因になる。金属・ケイ化物ゲートを備えた
ＦＥＴにおいては、小寸法の場合、一般的な金属の仕事
関数によって、性能が制限される。ゲートに利用可能な
材料の選択は、仕事関数によって強要される要件と、超
大規模集積回路に用いられる処理技術との適合性によっ
て制限される。また、明らかに、約７７°Ｋという低温
動作は有利であり、実際、認められているように、デバ
イス自体の性能が約３０％向上する。さらに、低温の場
合、ノイズのマージンが低くなり、低電圧の利用が可能
になる。
【０００３】
【課題を解決するための手段】ＦＥＴのゲートに超伝導
状態にある酸化物またはセラミック超伝導材料を用いる
ことによって、ゲートのＲＣ時定数が実際に解消し、都
合のよいしきい値制御を可能にする仕事関数が得られる
ので、性能が向上する。ディプレッションモードのＦＥ
Ｔデバイスの場合、適正な仕事関数によって、７７°Ｋ
での動作が可能になる。酸化物またはセラミック超伝導
材料は、標準的な集積回路処理技法及び温度に適合す
る。
状態にある酸化物またはセラミック超伝導材料を用いる
ことによって、ゲートのＲＣ時定数が実際に解消し、都
合のよいしきい値制御を可能にする仕事関数が得られる
ので、性能が向上する。ディプレッションモードのＦＥ
Ｔデバイスの場合、適正な仕事関数によって、７７°Ｋ
での動作が可能になる。酸化物またはセラミック超伝導
材料は、標準的な集積回路処理技法及び温度に適合す
る。
【０００４】
【実施例】平面図をなす図１を参照すると、電界効果ト
ランジスタ（ＦＥＴ）は、例えば、Ｐ導電型のシリコン
からなる半導体基板１に配置されている。基板１の表面
４には、Ｎ+ 導電型のソース電極２及びドレイン電極３
が配置されており、高ドーピングがドット・アウトライ
ンで示され、接点がそれぞれ５及び６で示されている。
ソース２とドレイン３の間の領域が、チャネル７であ
る。ソース２とドレイン３の間の狭い空間において、接
点９まで延びるゲート８が、ゲート絶縁体１０に重ねて
配置されており、このゲート絶縁体がさらにチャネル７
に重ねられている。このタイプの構造の場合、長くて狭
いゲート８のＲＣ時定数が、性能の重要な減損要因であ
る。
ランジスタ（ＦＥＴ）は、例えば、Ｐ導電型のシリコン
からなる半導体基板１に配置されている。基板１の表面
４には、Ｎ+ 導電型のソース電極２及びドレイン電極３
が配置されており、高ドーピングがドット・アウトライ
ンで示され、接点がそれぞれ５及び６で示されている。
ソース２とドレイン３の間の領域が、チャネル７であ
る。ソース２とドレイン３の間の狭い空間において、接
点９まで延びるゲート８が、ゲート絶縁体１０に重ねて
配置されており、このゲート絶縁体がさらにチャネル７
に重ねられている。このタイプの構造の場合、長くて狭
いゲート８のＲＣ時定数が、性能の重要な減損要因であ
る。
【０００５】本発明によれば、ゲート８は、動作温度で
超伝導性になる超伝導材料である。
超伝導性になる超伝導材料である。
【０００６】断面図をなす図２を参照すると、Ｎ+ 導電
型ソース領域２及びドレイン領域３が、接点５及び６が
その上に延在する基板１に設けられている。基板のソー
ス２とドレイン３の間には、チャネル７がある。ゲート
絶縁体１０によってチャネル７から隔てられたソース２
とドレイン３の間に、超伝導体ゲート８が配置されてい
る。
型ソース領域２及びドレイン領域３が、接点５及び６が
その上に延在する基板１に設けられている。基板のソー
ス２とドレイン３の間には、チャネル７がある。ゲート
絶縁体１０によってチャネル７から隔てられたソース２
とドレイン３の間に、超伝導体ゲート８が配置されてい
る。
【０００７】動作時、ゲート８の電荷が、ソース２とド
レイン３の間における電流の流れを変化させる働きをす
る。
レイン３の間における電流の流れを変化させる働きをす
る。
【０００８】本発明によれば、ゲート８は、超伝導状態
にある酸化物超伝導材料を含んでいる。ゲート８は、図
３に示すように、全て酸化物超伝導体とする。図４に、
プロセス・ウインドの利点及び特殊なゲート仕事関数の
特性を拡大するため、酸化物超伝導体層１５とポリシリ
コン層１６を組み合わせた参考例を示す。ゲート８は、
図５に示すように、さらに仕事関数を調整するため、選
択された材料による層１８及び１９の間に酸化物超伝導
体の層１７を挿入することもできる。
にある酸化物超伝導材料を含んでいる。ゲート８は、図
３に示すように、全て酸化物超伝導体とする。図４に、
プロセス・ウインドの利点及び特殊なゲート仕事関数の
特性を拡大するため、酸化物超伝導体層１５とポリシリ
コン層１６を組み合わせた参考例を示す。ゲート８は、
図５に示すように、さらに仕事関数を調整するため、選
択された材料による層１８及び１９の間に酸化物超伝導
体の層１７を挿入することもできる。
【０００９】図５の構造の目的は、デバイスのしきい値
調整を容易にすることにある。超伝導材料は、ゼロ抵抗
という周知の特性と、これに付随して、高コンダクタン
スによって可能となる小断面積から生じる低寄生容量を
備えている。これらの特徴によって、電極間の離隔距離
を短かくし、相応して密度を高めることが可能になる。
さらに、酸化物超伝導体は、セラミック特性を備えてい
るので、約６５０°Ｃを越える温度の焼成または被着ス
テップによって超伝導状態にされ、その後は、長期の高
温に耐えることになる。この結果、一般的な“プロセス
・ウインド”すなわち温度サイクル生産許容差が得られ
るので、製造工程の初期に用いることができ、後続の処
理事象によって影響されずにすむ。
調整を容易にすることにある。超伝導材料は、ゼロ抵抗
という周知の特性と、これに付随して、高コンダクタン
スによって可能となる小断面積から生じる低寄生容量を
備えている。これらの特徴によって、電極間の離隔距離
を短かくし、相応して密度を高めることが可能になる。
さらに、酸化物超伝導体は、セラミック特性を備えてい
るので、約６５０°Ｃを越える温度の焼成または被着ス
テップによって超伝導状態にされ、その後は、長期の高
温に耐えることになる。この結果、一般的な“プロセス
・ウインド”すなわち温度サイクル生産許容差が得られ
るので、製造工程の初期に用いることができ、後続の処
理事象によって影響されずにすむ。
【００１０】最も研究されている超伝導材料は、一般化
学式がＹ1Ｂａ2 Ｃｕ3 Ｏ7-yの１−２−３化合物として
知られるクラスの化合物である。ここで、ｙは、約０．
１であり、超伝導状態への転移温度は、ほぼ９４°Ｋで
ある。この転移温度は、イットリウムの代りに、ユウロ
ピウム、ガドリニウム、ネオジムといった希土類を用い
ることによって維持することができる。
学式がＹ1Ｂａ2 Ｃｕ3 Ｏ7-yの１−２−３化合物として
知られるクラスの化合物である。ここで、ｙは、約０．
１であり、超伝導状態への転移温度は、ほぼ９４°Ｋで
ある。この転移温度は、イットリウムの代りに、ユウロ
ピウム、ガドリニウム、ネオジムといった希土類を用い
ることによって維持することができる。
【００１１】例えば、転移温度が約１０８°Ｋのビスマ
ス、ストロンチウム、カルシウム、銅、及び、酸素の化
合物、転移温度が約１２５°Ｋのタリウム、ストロンチ
ウム、カルシウム、銅、及び、酸素の化合物、さらに、
転移温度が約３７°Ｋのランタン、ストロンチウム、
銅、及び、酸素の化合物といった、他の化合物の種族も
存在する。超伝導化合物の種族については、１９８９年
１月のMaterials research Society, MRS Bulletin第１
４巻第１号４５〜４８ページに記載がある。
ス、ストロンチウム、カルシウム、銅、及び、酸素の化
合物、転移温度が約１２５°Ｋのタリウム、ストロンチ
ウム、カルシウム、銅、及び、酸素の化合物、さらに、
転移温度が約３７°Ｋのランタン、ストロンチウム、
銅、及び、酸素の化合物といった、他の化合物の種族も
存在する。超伝導化合物の種族については、１９８９年
１月のMaterials research Society, MRS Bulletin第１
４巻第１号４５〜４８ページに記載がある。
【００１２】酸化物超伝導材料は、各種蒸着技法によっ
て塗布することができる。これらの技法の例について
は、１９８９年１月のMaterials Research Society, MR
S Bulletin第１４巻第１号５８〜６２ページに記載があ
る。
て塗布することができる。これらの技法の例について
は、１９８９年１月のMaterials Research Society, MR
S Bulletin第１４巻第１号５８〜６２ページに記載があ
る。
【００１３】酸化物超伝導体の貴重な特徴は、材料から
電子を除去するのに必要なエネルギにあたる仕事関数で
ある。
電子を除去するのに必要なエネルギにあたる仕事関数で
ある。
【００１４】一般に、仕事関数の異なる材料を組み合わ
せると、構成要素の極仕事関数によって規定される範囲
内の仕事関数が得られる。例えば、Ｙ1Ｂａ2 Ｃｕ3 Ｏ
7-yの１−２−３化合物の場合、構成要素Ｙ2 Ｏ3 は、
約２ｅＶの仕事関数を示し、構成要素ＢａＯは、約１．
６ｅＶの仕事関数を示し、構成要素ＣｕＯは、約４．１
ｅＶの仕事関数を示すので、約１．６ｅＶを超え、約
４．１ｅＶ未満の仕事関数になることが予測される。
せると、構成要素の極仕事関数によって規定される範囲
内の仕事関数が得られる。例えば、Ｙ1Ｂａ2 Ｃｕ3 Ｏ
7-yの１−２−３化合物の場合、構成要素Ｙ2 Ｏ3 は、
約２ｅＶの仕事関数を示し、構成要素ＢａＯは、約１．
６ｅＶの仕事関数を示し、構成要素ＣｕＯは、約４．１
ｅＶの仕事関数を示すので、約１．６ｅＶを超え、約
４．１ｅＶ未満の仕事関数になることが予測される。
【００１５】また、電気陰性度と仕事関数の間には関係
があることが分っている。これについては、１９７８年
１月のＩＢＭ Journal of Research and Development第
２２巻第１号７２〜８０ページに記載がある。
があることが分っている。これについては、１９７８年
１月のＩＢＭ Journal of Research and Development第
２２巻第１号７２〜８０ページに記載がある。
【００１６】本発明の原理は、エンハンス・モード・デ
バイス、Ｎ導電型チャネル（ＮＭＯＳ) ・デバイス、Ｐ
導電型 (ＰＭＯＳ）デバイス、及び、ｎ及びＰ相補形
（ＣＭＯＳ）回路に有効である。また、Ｎ及びＰ導電型
ディプレッションモード・デバイスにも有効である。多
くの構造では、同じ基板に２つ以上のタイプのデバイス
が含まれている。
バイス、Ｎ導電型チャネル（ＮＭＯＳ) ・デバイス、Ｐ
導電型 (ＰＭＯＳ）デバイス、及び、ｎ及びＰ相補形
（ＣＭＯＳ）回路に有効である。また、Ｎ及びＰ導電型
ディプレッションモード・デバイスにも有効である。多
くの構造では、同じ基板に２つ以上のタイプのデバイス
が含まれている。
【００１７】ディプレッションモードＦＥＴのしきい値
電圧を有し、ｎチャネルが負性であることが望ましい。
Ａｌのような金属ゲートまたはｎドープしたポリシリコ
ンに生じるように、仕事関数が、約４．０ｅＶと大きく
なると、チャネル領域にカウンタ・ドープして、しきい
値電圧を負性にしなければならない。ただし、こうした
構造は、７７°Ｋ以下では、カウンタ・ドープしたチャ
ネル領域におけるキャリアの凝固のため、適正に動作し
なくなり、このため、さらに、しきい値電圧がシフトし
たり、デバイスの電圧がオフになったりする。
電圧を有し、ｎチャネルが負性であることが望ましい。
Ａｌのような金属ゲートまたはｎドープしたポリシリコ
ンに生じるように、仕事関数が、約４．０ｅＶと大きく
なると、チャネル領域にカウンタ・ドープして、しきい
値電圧を負性にしなければならない。ただし、こうした
構造は、７７°Ｋ以下では、カウンタ・ドープしたチャ
ネル領域におけるキャリアの凝固のため、適正に動作し
なくなり、このため、さらに、しきい値電圧がシフトし
たり、デバイスの電圧がオフになったりする。
【００１８】当該技術の熟練者には明らかなように、デ
ィプレッション・モードのＰチャネルの場合、該チャネ
ルには、Ｐドーピングが施され、高仕事関数のゲートが
用いられる。図５のタイプのゲート構造によって、仕事
関数を高くすることができる。
ィプレッション・モードのＰチャネルの場合、該チャネ
ルには、Ｐドーピングが施され、高仕事関数のゲートが
用いられる。図５のタイプのゲート構造によって、仕事
関数を高くすることができる。
【００１９】酸化物超伝導体のゲート８と仕事関数制御
材料を組み合わせることによって、ターン・オンのしき
い値がより精密になり、その結果、遅延が短縮され、通
常はオフ状態にあるデバイスのしきい値未満挙動が改善
される。
材料を組み合わせることによって、ターン・オンのしき
い値がより精密になり、その結果、遅延が短縮され、通
常はオフ状態にあるデバイスのしきい値未満挙動が改善
される。
【００２０】図４の参考例において、ゲート８は、酸化
物超伝導体の層１５と、薄くて、導通し、適正な導電率
タイプであるポリシリコンの層１６から構成される。層
１６は、２ナノ・メートルもの薄さにすることができ
る。酸化物超伝導体の層１５は、カバーするのに十分
な、一般には、１０ナノ・メートルを超える最小厚さに
被着したブランケットである。結果として生じるゲート
構造は、しきい値信号レベル制御のために精密な仕事関
数のポリシリコンを備えることになり、同時に、酸化物
超伝導体の抵抗が低いという利点も備えることになる。
物超伝導体の層１５と、薄くて、導通し、適正な導電率
タイプであるポリシリコンの層１６から構成される。層
１６は、２ナノ・メートルもの薄さにすることができ
る。酸化物超伝導体の層１５は、カバーするのに十分
な、一般には、１０ナノ・メートルを超える最小厚さに
被着したブランケットである。結果として生じるゲート
構造は、しきい値信号レベル制御のために精密な仕事関
数のポリシリコンを備えることになり、同時に、酸化物
超伝導体の抵抗が低いという利点も備えることになる。
【００２１】図５には、ゲート仕事関数に対するもう１
つの制御が示されている。図５の場合、ゲート８は、酸
化ルテニウム（ＲｕＯ2 ) のような、Ｓｉ半導体１のほ
ぼ禁止帯の幅の中間にあたる、４．６〜８．０ｅＶの範
囲の仕事関数を有する導電酸化物の下方電極層１８と、
同じ材料とすることが可能なカバー電極層１９の間に位
置する酸化物超伝導体の層１７から構成される。下方電
極層１８は、酸化物の絶縁層１０の上に配置されてい
る。ＲｕＯ2 は安定しており、抵抗率が約３０マイクロ
・オーム・センチ・メートルの良好な導体である。それ
は、優れた拡散隔膜である。ＲｕＯ2 は、酸素中で焼き
なますことが可能であり、劣化しない。第５図の構造
は、ゲート絶縁体１０に対して厚さが５〜５０ナノ・メ
ートルのＲｕＯ2 層のスパッタリングを施し、続いて、
厚さが１５０〜３００ナノ・メートルの酸化物超伝導体
層のスパッタリングを施すことによって形成することが
可能である。ゲートのパターン形成は、例えば、化学エ
ッチングとしてＨＮＯ3：Ｈ2Ｏ （３：７）を用いるこ
とにより、あるいは、イオン・ミリングによって実施す
ることができる。層１７への被着によって、例えば、５
〜５０ナノ・メートルの厚さのＲｕＯ2 によるキャッピ
ング層１９を加えることもできる。層１９は、酸化物超
伝導体１７の環境保護を行なって、安定性を付与するだ
けでなく、それに対する電気的接点も形成する。
つの制御が示されている。図５の場合、ゲート８は、酸
化ルテニウム（ＲｕＯ2 ) のような、Ｓｉ半導体１のほ
ぼ禁止帯の幅の中間にあたる、４．６〜８．０ｅＶの範
囲の仕事関数を有する導電酸化物の下方電極層１８と、
同じ材料とすることが可能なカバー電極層１９の間に位
置する酸化物超伝導体の層１７から構成される。下方電
極層１８は、酸化物の絶縁層１０の上に配置されてい
る。ＲｕＯ2 は安定しており、抵抗率が約３０マイクロ
・オーム・センチ・メートルの良好な導体である。それ
は、優れた拡散隔膜である。ＲｕＯ2 は、酸素中で焼き
なますことが可能であり、劣化しない。第５図の構造
は、ゲート絶縁体１０に対して厚さが５〜５０ナノ・メ
ートルのＲｕＯ2 層のスパッタリングを施し、続いて、
厚さが１５０〜３００ナノ・メートルの酸化物超伝導体
層のスパッタリングを施すことによって形成することが
可能である。ゲートのパターン形成は、例えば、化学エ
ッチングとしてＨＮＯ3：Ｈ2Ｏ （３：７）を用いるこ
とにより、あるいは、イオン・ミリングによって実施す
ることができる。層１７への被着によって、例えば、５
〜５０ナノ・メートルの厚さのＲｕＯ2 によるキャッピ
ング層１９を加えることもできる。層１９は、酸化物超
伝導体１７の環境保護を行なって、安定性を付与するだ
けでなく、それに対する電気的接点も形成する。
【００２２】ゲートの仕事関数を調整可能にする本発明
の原理は、とりわけ、デバイスが共通基板に配置された
ＦＥＴ構造に有効である。望ましい超伝導体の仕事関数
は、単独で利用したり、調整したり、チャネル・ドーピ
ングと組み合わせたり、あるいは、動作モード及びしき
い値選択時におけるいくつかのタイプのチャネル・ドー
ピングを不要にすることも可能である。
の原理は、とりわけ、デバイスが共通基板に配置された
ＦＥＴ構造に有効である。望ましい超伝導体の仕事関数
は、単独で利用したり、調整したり、チャネル・ドーピ
ングと組み合わせたり、あるいは、動作モード及びしき
い値選択時におけるいくつかのタイプのチャネル・ドー
ピングを不要にすることも可能である。
【００２３】次に図６を参照すると、ＣＭＯＳタイプ構
造の一例に適用される本発明が例示されている。図６の
場合、ＣＭＯＳ構造は、例えば、Ｐ導電型とｎ導電型の
２つのウエルが、それぞれ、配置されているＰ- 導電型
シリコンの基板２０に形成される。ウエル２１には、Ｎ
+ 形のソース電極２３及びドレイン電極２４が配置され
ている。相応じて、ウエル２２には、Ｐ+ 形のソース電
極２５及びドレイン電極２６が、配置されている。素子
２４及び２５は、素子２７によって電気的に接合されて
いる。ウエル２１には、デバイスのための超伝導ゲート
２８が設けられており、ウエル２２には、デバイスのた
めの超伝導ゲート２９が設けられている。導体３０は、
電源接続の働きをし、導体３１は、アースすなわち基準
接続の働きをし、出力は、端子３２によって素子２７に
接続され、入力は、端子３３及び３４によって、それぞ
れ、ゲート２８及び２９に接続される。超伝導体ゲート
２８及び２９は、図３、図４、及び、図５に関連して既
述のように、抵抗、容量、及び、仕事関数の利点があ
る。
造の一例に適用される本発明が例示されている。図６の
場合、ＣＭＯＳ構造は、例えば、Ｐ導電型とｎ導電型の
２つのウエルが、それぞれ、配置されているＰ- 導電型
シリコンの基板２０に形成される。ウエル２１には、Ｎ
+ 形のソース電極２３及びドレイン電極２４が配置され
ている。相応じて、ウエル２２には、Ｐ+ 形のソース電
極２５及びドレイン電極２６が、配置されている。素子
２４及び２５は、素子２７によって電気的に接合されて
いる。ウエル２１には、デバイスのための超伝導ゲート
２８が設けられており、ウエル２２には、デバイスのた
めの超伝導ゲート２９が設けられている。導体３０は、
電源接続の働きをし、導体３１は、アースすなわち基準
接続の働きをし、出力は、端子３２によって素子２７に
接続され、入力は、端子３３及び３４によって、それぞ
れ、ゲート２８及び２９に接続される。超伝導体ゲート
２８及び２９は、図３、図４、及び、図５に関連して既
述のように、抵抗、容量、及び、仕事関数の利点があ
る。
【００２４】次に、図７を参照すると、エンハンスメン
ト形ディプレッション（Ｅ／Ｄ）ＦＥＴ回路構造に適用
された本発明の例が示されている。図７の場合、一方の
表面に、それぞれ、３つのＮ+ 導電型電極４１、４２、
及び、４３を備えた、Ｐ導電型のシリコンからなる基板
４０に該構造が形成されている。電極４２は、一方にお
いて、チャネルによって電極４１から隔てられ、もう一
方において、もう１つのチャネルによって電極４３から
隔てられた共通電極としての働きをする。第１の超伝導
体ゲート４４は、電極４１と４２の間のチャネル上に配
置され、第２の超伝導体ゲート４５は、電極４２と４３
の間のチャネル上に配置されている。電極４２及びゲー
ト４５は、導体４６によって電気的に接合されている。
導体４７は、電源接続の働きをし、導体４８は、アース
接続の働きをし、第１のゲート４４に接続された端子４
９は、入力の働きをし、導体４６に接続された端子５０
は、出力の働きをする。図７の構造の場合、ゲートは、
図３、図４、及び、図５に関連して既述のように、抵
抗、容量、及び、仕事関数の利点を備えている。図７の
ようなＥ／Ｄデバイスの場合、本発明の超伝導ゲートの
望ましい仕事関数は、１つのデバイスに関して固有の負
性しきい値レベルを可能にし、一方、標準的な技法を用
いて、もう１つのデバイスに関する精密なターン・オン
・レベルを設定し、また、ディプレッションモード・ト
ランジスタにおけるチャネル・カウンタ・ドーピングの
必要をなくすことができる。
ト形ディプレッション（Ｅ／Ｄ）ＦＥＴ回路構造に適用
された本発明の例が示されている。図７の場合、一方の
表面に、それぞれ、３つのＮ+ 導電型電極４１、４２、
及び、４３を備えた、Ｐ導電型のシリコンからなる基板
４０に該構造が形成されている。電極４２は、一方にお
いて、チャネルによって電極４１から隔てられ、もう一
方において、もう１つのチャネルによって電極４３から
隔てられた共通電極としての働きをする。第１の超伝導
体ゲート４４は、電極４１と４２の間のチャネル上に配
置され、第２の超伝導体ゲート４５は、電極４２と４３
の間のチャネル上に配置されている。電極４２及びゲー
ト４５は、導体４６によって電気的に接合されている。
導体４７は、電源接続の働きをし、導体４８は、アース
接続の働きをし、第１のゲート４４に接続された端子４
９は、入力の働きをし、導体４６に接続された端子５０
は、出力の働きをする。図７の構造の場合、ゲートは、
図３、図４、及び、図５に関連して既述のように、抵
抗、容量、及び、仕事関数の利点を備えている。図７の
ようなＥ／Ｄデバイスの場合、本発明の超伝導ゲートの
望ましい仕事関数は、１つのデバイスに関して固有の負
性しきい値レベルを可能にし、一方、標準的な技法を用
いて、もう１つのデバイスに関する精密なターン・オン
・レベルを設定し、また、ディプレッションモード・ト
ランジスタにおけるチャネル・カウンタ・ドーピングの
必要をなくすことができる。
【００２５】以上の説明は、動作がＦＥＴトランジスタ
における超伝導体ゲートのＴc 未満の温度で行なわれる
ＦＥＴトランジスタに関するものである。
における超伝導体ゲートのＴc 未満の温度で行なわれる
ＦＥＴトランジスタに関するものである。
【００２６】
【発明の効果】本発明により、ゲートに高温超伝導材料
を用いてゲートのＲＣ時定数を解消するとともに都合の
よいしきい値制御可能な仕事関数を与えるようにしたＦ
ＥＴが得られる。
を用いてゲートのＲＣ時定数を解消するとともに都合の
よいしきい値制御可能な仕事関数を与えるようにしたＦ
ＥＴが得られる。
【図１】本発明の超伝導体ゲートを備えた電界効果トラ
ンジスタの平面図である。
ンジスタの平面図である。
【図２】本発明の超伝導体ゲートを備えた電界効果トラ
ンジスタの断面図である。
ンジスタの断面図である。
【図３】本発明に用いられる異なる特性を備えたＦＥＴ
ゲート構造の断面図である。
ゲート構造の断面図である。
【図４】異なる特性を備えたＦＥＴゲート構造の断面図
（参考例）である。
（参考例）である。
【図５】本発明に用いられる異なる特性を備えたＦＥＴ
ゲート構造の断面図である。
ゲート構造の断面図である。
【図６】本発明を利用したＣＭＯＳ構造の断面図であ
る。
る。
【図７】本発明を利用したエンハンスメント・ディプレ
ッション（Ｅ／Ｄ）ＦＥＴの断面図である。
ッション（Ｅ／Ｄ）ＦＥＴの断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・ジョセフ・ガンビノ アメリカ合衆国ニューヨーク州ヨークタウ ン・ハイツ、ハンターブロック・ロード 2433番地 (72)発明者 エティ・ガニン アメリカ合衆国ニューヨーク州ピークスキ ル、パウダー・ホーン・ロード（番地な し) (72)発明者 ロジャー・ヒルセン・コーク アメリカ合衆国ニューヨーク州アマウォー ク、ベデル・ロード ６エーエー番地 (72)発明者 リア・クルーシン・エルドム アメリカ合衆国ニューヨーク州ドブス・フ ェリー、ビーチデル・ロード 79番地 (72)発明者 ロバート・ベンジャミル・ライボイツ アメリカ合衆国ニューヨーク州ピークスキ ル、フアーナス・ドック・ロード 407番 地 (72)発明者 ジョージ・アンソニイ・セイ・ハラス アメリカ合衆国ニューヨーク州マウント・ キスコ、アパート310、スチュワート・ブ レイス 25番地 (72)発明者 ユアン・チェン・スン アメリカ合衆国ニューヨーク州カトナ、ア ン・チャンバース・レーン 29番地 (72)発明者 マッスウ・ロバート・ワードマン アメリカ合衆国ニューヨーク州マホパッ ク、シカモア・ロード 32番地 (56)参考文献 特開 昭64−74758（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 第１の導電型の半導体基板と、前記半導
体の表面上に設けられ、チャネルによって隔てられた第
２の導電型の第１及び第２の領域と、前記チャネルに隣
接した前記表面上の絶縁層と、前記絶縁層上に配置され
た酸化物超伝導体を含むゲート電極と、からなり、前記
ゲート電極が、少なくとも１つの酸化ルテニウム層およ
び酸化物超伝導材料の層で構成され、前記酸化ルテニウ
ム層の１つが前記絶縁層に隣接している電界効果トラン
ジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US47329290A | 1990-02-01 | 1990-02-01 | |
| US473292 | 1990-02-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04251977A JPH04251977A (ja) | 1992-09-08 |
| JPH077838B2 true JPH077838B2 (ja) | 1995-01-30 |
Family
ID=23878966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2415181A Expired - Fee Related JPH077838B2 (ja) | 1990-02-01 | 1990-12-27 | 超伝導体ゲートを備えた電界効果トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0439751B1 (ja) |
| JP (1) | JPH077838B2 (ja) |
| DE (1) | DE69030074T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5908813A (en) * | 1997-02-14 | 1999-06-01 | Micron Technology, Inc. | Method making integrated circuit metallization with superconductor BEOL wiring |
| US7241691B2 (en) * | 2005-03-28 | 2007-07-10 | Freescale Semiconductor, Inc. | Conducting metal oxide with additive as p-MOS device electrode |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6474758A (en) * | 1987-09-17 | 1989-03-20 | Fujitsu Ltd | Insulated gate field-effect transistor |
| JPH07109906B2 (ja) * | 1988-03-03 | 1995-11-22 | 松下電器産業株式会社 | 超伝導トランジスタ回路 |
-
1990
- 1990-12-13 EP EP90124052A patent/EP0439751B1/en not_active Expired - Lifetime
- 1990-12-13 DE DE69030074T patent/DE69030074T2/de not_active Expired - Fee Related
- 1990-12-27 JP JP2415181A patent/JPH077838B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0439751A2 (en) | 1991-08-07 |
| EP0439751A3 (en) | 1991-11-21 |
| JPH04251977A (ja) | 1992-09-08 |
| DE69030074D1 (de) | 1997-04-10 |
| EP0439751B1 (en) | 1997-03-05 |
| DE69030074T2 (de) | 1997-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |