JPH0778732B2

JPH0778732B2 - 複数スカラ命令の並列実行支援装置

Info

Publication number: JPH0778732B2
Application number: JP3096096A
Authority: JP
Inventors: タマティス・（エヌエムアイ）・バシリアディス; ジェームス・エドワード・フィリップス; バソロメウ・（エヌエムアイ）・ブラナ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-04-04
Filing date: 1991-04-03
Publication date: 1995-08-23
Anticipated expiration: 2010-08-23
Also published as: CA2039639C; CZ279873B6; HU911100D0; HUT57453A; US5051940A; PL165457B1; PL289721A1; BR9101334A; EP0451562A2; CS93291A3; JPH0573309A; EP0451562A3

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スカラマシンにおける
スカラ命令の実行に係り、特に、命令の１つが、同時に
実行される命令により発生された結果をオペランドとし
て使用するときのスカラ命令の並列実行に関する。

【０００２】

【従来の技術】パイプライン方式は、コンピュータ設計
者がコンピュータシステムの性能を改善するために使用
する標準的な手法である。このようなパイプライン方式
においては、命令は幾つかのステップまたはステージに
区分され、これらのステップまたはステージには独自の
ハードウェアが割り当てられて、そのステージに割り当
てられた機能を実施している。パイプラインを通る命令
ストリームの速度は、パイプラインの長さよりむしろ、
新しい命令がパイプに入る速度に依存する。最大１命令
が１サイクルあたりパイプラインに供給される理想的な
パイプライン構造においては、単位時間あたりに実行さ
れる命令数の測度であるパイプラインスループットは、
サイクル時間にのみ依存する。ｎステージパイプライン
実施のサイクルタイムが、ｍをパイプライン方式を利用
しない対応する実施のサイクルタイムとして、ｍ／ｎで
与えられるとすると、パイプライン方式による最大の潜
在的改善度はｎになる。

【０００３】以上は、パイプライン方式がコンピュータ
のシステム性能においてｎ倍の改良の可能性を与えるこ
とを示しているが、幾つかの実際上の制限により実際の
性能利得は、理想的な場合のものより小さくなる。これ
らの制限は、パイプライン・ハザードがあることによ
る。パイプライン・ハザードは、命令がパイプライン構
造を最大速度で通過することを妨げるパイプライン構造
の何らかの側面であると定義される。パイプライン・ハ
ザードは、データ依存性，構造的（ハードウェアリソー
ス）不一致，制御依存性および他の因子によりもたらさ
れる。

【０００４】データ依存性ハザードは、第２命令が第１
命令の結果を読出し、続いて使用する前に、第１命令が
その結果を書込まなくてはならないことから、ライト・
リード・インタロックと呼ばれることがある。読出しの
前にこの書込みを行うために、書込みが発生するまでに
読出しの実行はブロックされなければならない。このブ
ロックにより、「バブル（ｂｕｂｂｌｅ）」または「ス
トール（ｓｔａｌｌ）」と呼ばれる不活性なサイクル
が、ブロックされた命令の実行の中に導入される。この
バブルはストールされた命令の全体にわたる実行時間に
１サイクルを付加し、従ってパイプラインのスループッ
トを減少させるように作用する。構造的バザードおよび
データ依存性ハザードの検出と分解は、ハードウェアで
実施されるときは、ハードウェアの不十分な利用のため
の性能ロスをもたらすだけでなく、マシンのクリティカ
ルパスにもなる。このハードウェアは、マシンの実現可
能なサイクルタイムを拘束することにもなる。従って、
以上のハザードはパイプラインのスループットに作用す
る２つの因子、即ち１サイクルあたり実行される命令の
数およびマシンのサイクルタイムに悪影響を及ぼすこと
になる。

【０００５】ハザードがあると、パイプラインのハード
ウェアの有効使用を実現させる場合に、パイプライン構
造に命令が入ったときそれらの命令のスケジューリング
または順序がかなり重要になってくる。ハードウェアが
有効に使用されれば、これは性能利得にも反映される。
要するに、パイプライン・スケジューリングは、ハザー
ドの回避を試みることによりパイプラインをその最大能
力まで利用しようとすることである。スケジューリング
は静的，動的に、または両方法の組合わせにより実現す
ることができる。静的スケジューリングは、ハードウェ
アをこのスケジューリングよりさらに完全に利用する等
価な命令ストリームに対する実行前に、命令シーケンス
を再配置することにより実現される。この静的スケジュ
ーリングの例を、表１および表２に示す。ただし、２つ
のＬｏａｄ命令間のインタロックは回避されている。

【０００６】

【表１】

【表２】スケジューリング方式はいくつかのハザードを解決して
性能の改良をもたらすが、全てのハザードが解決できる
わけではない。スケジューリング方式により解決できな
いデータ依存性に対して、これを解決する方法が提案さ
れている。これらの提案は多重演算を並列に実行するも
のである。１つの提案によれば、命令ストリームはハー
ドウェアを利用して解析され、単一ユニットとしての送
出に対する複合命令にまとめられる。この方法は、一連
の命令が同時的送出に対する先入れ先出しに厳密に基づ
いてまとめられる「スーパスカラマシン」とは異なって
いる。ハードウェアが２つの命令の同時的送出を支援す
るように設計されるとすると、複合命令マシンは次のよ
うに表２の命令シーケンスを対にする。即ち、（−Ｘ
１）（Ｘ２ＬＯＡＤ）（ＡＤＤＬＯＡＤ）（ＡＤＤ
ＬＣＭＰ）（ＳＵＢＣＯＭＰＯ）（Ｘ３，Ｘ４）、こ
れにより、第２ＬＯＡＤ命令と第２ＡＤＤ命令の間のデ
ータ依存性が回避される。しかしながら、同等のスーパ
スカラマシンは次のような命令対を送出することにな
る。即ち、（Ｘ１，Ｘ２）（ＬＯＡＤ，ＡＤＤ）（ＬＯ
ＡＤ，ＡＤＤ）（ＬＣＭＰＳＵＢ）（ＣＯＭＰＸ
３）（Ｘ４−）は、ＬＯＡＤ−ＡＤＤデータ依存性のペ
ナルティを招くことになる。

【０００７】データ依存性インタロックを解消する第２
の解決法が、「ＣｏｍｐｕｔｅｒＡｒｃｈｉｔｅｃｔｕ
ｒｅＮｅｗｓ，Ｍａｒｃｈ，１９８８，ＴＷＭコンピ
ュータアーキテクチュア」，Ｗ．Ａ．Ｗｕｌｆにより提
案されている。このＷＭコンピュータアーキテクチュア
の提案は次のようなものである。１．単一命令に１つ以上の演算を埋め込む命令セットを
構成する。２．構成された命令内ではレジスタインタロックを許容
する。３．図１に示したように２つのＡＬＵを連結して、単一
命令内のインタロックを解消させる。

【０００８】

【発明が解決しようとする課題】上記Ｗｕｌｆの提案に
おいては、新しい命令は、インタロックが解消されるべ
きである全ての命令シーケンス対に対して構成されなけ
ればならないことは明らかである。その結果、法外な数
のオペレーションコードが新しい命令セットに対して定
義されるか、または得られるオペレーションコードの数
により制限される限界がインタロックが解消され得る一
連の演算シーケンス上に配置される。さらに、この方式
はアーキテクチュアの初期の実現とコンパチブルなオブ
ジェクトコードではない。この方式の他の欠点は、連接
が単一命令の実行時間の２倍に近いものを要求する多重
演算命令の実行をもたらし得る２つのＡＬＵを必要とす
ることである。このような実行時間の増加は、マシンの
サイクルタイムの増加をもたらすと共に、全ての命令を
不必要に実行し難くする。

【０００９】既存のマシンが所定の命令セットを逐次送
出し、実行するように構成されている場合は、命令の送
出と実行を並列に行うと都合がよいことになる。命令の
送出と実行を並列に行うことにより、マシンのスループ
ットは増加する。さらに、このような並列性の利点は、
命令パイプラインのデータ依存性ハザードから生じる命
令の実行の待ち時間を最小にすることにより最も大きく
なる。このようにして並列性への適合によりハザードに
よるインタロックを解消させて、このような待ち時間の
減少をはかるべきである。ただし、上記のような利点
は、既存マシンに対する構成上の変更から生じるコスト
を負担することなしに、またインタロックを処理する全
ての可能な命令対およびそれらの組合わせを与えるよう
な新しい命令セットを生成することなしに、さらに多量
のハードウェアを付加することなしに、与えられるべき
である。また、上記のような適合化はマシンのサイクル
タイムに対して、インパクトを与えないようなものであ
るべきである。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明は単一マシンサイクルにおいて複数のスカラ
命令を同時に実行する装置を用いて、スカラ演算のシー
ケンスを逐次実行するために構成されたコンピュータを
提供する。前記装置は同時に実行される命令間のデータ
依存性を解消させるものであり、これは、命令対の一方
が命令対の他方の実行により生成された結果をオペラン
ドとして要求するときでも、命令対が実行可能であるこ
とを意味する。

【００１１】本発明においては、データ依存性を解消さ
せながら複数のスカラ命令を同時に実行する装置は、同
時に実行されるべき複数のスカラ命令とこれらの命令の
実行順序に関する情報を受け、前記スカラ命令の第２の
ものがスカラ命令の第１のものの実行により生成される
結果をオペランドとして使用する構成を備えている。さ
らに前記装置は、第１および第２スカラ命令により使用
される３つのオペランドを受ける構成を備えると共に、
この構成に接続され、複数のスカラ命令を実行する演算
を示すと共にそれらの実行順序を示す制御信号を発生す
る命令を受ける制御要素を備えている。多機能ＡＬＵが
オペランドおよび制御構成に接続されると共に、第１命
令の実行と並列に、第２命令の実行に対応する単一結果
を生成することにより、制御信号およびオペランドに応
答する。

【００１２】本発明は、他の側面において、複数のスカ
ラ命令の同時実行を支援する装置であって、同時に実行
する命令の第１のものにより生成される結果が同時に実
行する命令の第２のもののオペランドとして使用される
装置を提供する。この装置は、第１および第２命令によ
り用いられて第１命令の結果と同時に第２命令の結果を
与える３つのオペランドを受ける構成を備えたデータ依
存性解消ＡＬＵの構成により、第１命令の実行と並列に
第２命令を実行するものである。

【００１３】従って、本発明の主要な目的は、命令の並
列実行を容易にして既存コンピュータの性能を増大させ
る装置を提供することにある。

【００１４】この装置の重要な利点は、実行された命令
内に存在するデータ依存性ハザードから生じる命令実行
の待ち時間を低減させることにある。

【００１５】この装置における目的は、並列に実行され
る命令間に存在するデータ依存性ハザードに起因するイ
ンタロックを解消させることにある。

【００１６】これらの目的と利点は、命令の逐次実行用
に設計されたスカラコンピュータとコンパチブルな装置
による、性能と命令実行の付随する改良により実現され
る。

【００１７】これらの目的と利点およびその他の目的と
利点の実現は、添付図面による以下の詳細な説明から明
らかになろう。

【００１８】

【実施例】以下の説明において、用語「マシンサイク
ル」とは命令の実行に必要なパイプラインステップを意
味する。マシンサイクルはパイプラインステージに対応
する個別のインタバルを含むものである。「スカラ命
令」とはスカラオペランドを用いて実行される命令であ
る。スカラオペランドは一価量を表わすオペランドであ
る。用語「複合化（ｃｏｍｐｏｕｎｄｉｎｇ）」は命令
シーケンスに含まれる命令のグループ化（ｇｒｏｕｐｉ
ｎｇ）を意味し、このグループ化はグループ化された命
令の同時実行すなわち並列実行を目的とするものであ
る。少なくとも、複合化は同時実行のための２つの命令
の「対化（ｐａｉｒｉｎｇ）」により代表される。本発
明においては、複合化された命令は、これらがスカラ実
行のために与えられたときに持つ形態から変更されるこ
とはない。以下に説明するように、複合化された命令は
「タグ」すなわち並列実行のための命令のグループ化を
示すグループ命令に付与されたビットを伴っている。従
って、これらのビットは複合化命令の始めと終りを示す
ものである。

【００１９】以下においては、従来の方式では解消でき
ない実行ユニット・インタロックを解消する改良された
ハードウェアについて説明する。その目的は、これらの
インタロックを解消し、付加されるハードウェアからの
サイクルタイムに対するペナルティを軽減するか含まな
いようにするのに必要なハードウェアを最小にすること
にある。この方法の実施にはアーキテクチュア上の変更
は何ら必要とされず、従って既存のアーキテクチュアに
対してオブジェクトコードのコンパチビリティは維持さ
れる。

【００２０】既存のアーキテクチュアとしては、例え
ば、本出願の譲渡人であるＩｎｔｅｒｎａｔｉｏｎａｌ
ＢｕｓｉｎｅｓｓＭａｃｈｉｎｅｓＣｏｒｐｏｒ
ａｔｉｏｎのシステム／３７０などのシーケンシャル・
スカラマシンが用いられる。このようなシステムには、
前記システム／３７０，システム／３７０拡張アーキテ
クチュア（３７０−ＸＡ），およびシステム／３７０エ
ンタプライズ・システムズ・アーキテクチュア（３７０
−ＥＳＡ）が含まれる。以上については、ＩＢＭシステ
ム／３７０の動作原理（出版番号ＧＡ２２−７０００−
１０，１９８７）、およびＩＢＭエンタプライズ・シス
テムズ・アーキテクチュア／３７０の動作原理（出版番
号ＳＡ２２−７２００−０，１９８８）に示されてい
る。

【００２１】これらの既存のシステム／３７０スカラア
ーキテクチュアに供する命令セットはよく知られてい
る。これらの命令は、これらがスカラオペランドに対し
てなされる演算により実行されるという点でスカラ命令
である。上記マシンにより実行される命令セットの特定
命令に対して以下で与えられる参照は、通常のアセンブ
リレベルの形態で与えられる。

【００２２】次の表３のような命令シーケンスは１サイ
クルあたり４つの命令を実行できるスーパスカラマシン
により実行されるものとする。

【００２３】

【表３】スーパスカラマシンは、サイクルあたりの多重命令実行
の能力とは拘わりなしに、命令インタロックのために上
記シーケンスを逐次実行する。プログラムトレースの解
析に基づいて、インタロックは時間のほぼ１／３ごとに
発生することが示唆されている。従って、スーパスカラ
マシンのリソースの多くが無駄に使用され、スーパスカ
ラマシンの性能劣化がもたらされる。インタロックされ
たスカラ命令のスーパスカラマシンの性能が、図２の参
照番号８により示したタイミングシーケンスにより説明
される。この図において、表３の命令に対するパイプラ
イン構造は次のように仮定される。（１）ＬＯＡＤ：ＩＤＡＧＣＡＰＡ（２）および（３）ＡＤＤａｎｄＳＵＢＴＲＡＣ
Ｔ：ＩＤＥＸＰＡただし、ＩＤは命令デコードおよびレジスタアクセスで
あり、ＡＧはオペランドアドレス発生であり、ＣＡはキ
ャッシュアクセスを示し、ＥＸは実行を示し、またＰＡ
（ｐｕｔａｗａｙ）はレジスタへの結果の書込みを表
わす。説明を簡単にするためにここで与えられる全ての
例は、明瞭に示されないときは、バイパスは行われない
ものとする。現在のスーパスカラマシンにおいては、命
令ストリームの実行は、スーパスカラマシンの性能をス
カラマシンのものまで低下させる命令インタロックのた
めに逐次行われる。

【００２４】図２において、命令（２）および（３）は
アドレス発生（ＡＧ）は何も必要としない。ただし、こ
のパイプラインのステージは考慮されなければならな
い。従ってラベルしてないインタバル７と９が与えられ
る。この約束は図２の他の３つのシーケンスに対しても
適用される。

【００２５】上記の例では、命令インタロックが、スー
パスカラマシンによる利用のため命令レベルで得られる
並列性を抑制できることを示している。性能は、１つの
インタロックド命令の結果の他のものへのパイプライン
化とバイパスにより得られるが、インタロックド命令は
逐次行われなければならない。

【００２６】複合命令インタロックに起因する実行サイクルの損失が回避され
るべきときは、インタロックド命令は「並列」に実行さ
れ、独自の命令とみなされなければならない。これは、
複合化されたインタロックド命令の概念、即ちインタロ
ックの発生にも拘わらず、単一の独自命令として処理さ
れるべきである１組のスカラ命令の概念に通じる。複合
化された命令を実行するハードウェアの望ましい特性
は、その実行が上記複合化された命令の１つにより要求
されるもの以上のサイクルを要求しないということにあ
る。命令複合化の結果として、またその望ましい特性と
して、複合命令セットマシンは、オペレーションコード
による記述よりもハードウェアの利用によりスカラ命令
を見なければならない。

【００２７】インタロックド命令の実行複合化されたインタロックド命令の概念は、表３のＡＤ
Ｄ命令およびＳＵＢ命令を用いて明らかにすることがで
きる。これらの２つの命令は、それらが同じハードウェ
アを利用していることから独自の命令タイプと見なすこ
とができる。従って、それらの命令は１つの命令として
結合され、実行される。並列性を促進するために、それ
らの命令の実行には、実行に１サイクル以上を要求す
る。Ｒ１＝Ｒ１＋Ｒ２Ｒ１＝Ｒ１−Ｒ３のシーケンスの実行よりもむしろ１サイクルにおいて、Ｒ１＝Ｒ１＋Ｒ２−Ｒ３の実行が要求される。加算および減算は同じハードウェ
アを利用するのでインタロックは排除することができ
る、さらに、図３に示すようにキャリ保存加算器ＣＳＡ
およびキャリ・ルックアヘッド加算器ＣＬＡを利用する
ＡＬＵを用いることにより、もしＡＬＵが３対１（ｔｈ
ｒｅｅ−ｔｏ−ｏｎｅ）の加算・減算機能を実行するよ
うに設計されているときは、結合された命令Ｒ１＋Ｒ２
−Ｒ３は１サイクルで実行することができる。

【００２８】結合された形態（Ｒ１＋Ｒ２−Ｒ３）は第
２の命令の２つのオペランドを３つのオペランドを用い
て書き換えたことに対応し、これにより３つのオペラン
ドに応じて第２の命令を実行できる加算器の要件を含ん
でいる。

【００２９】図３において、キャリ保存加算器（ＣＳ
Ａ）は参照番号１０により示される。このＣＳＡ１０は
全ての点で従来通りであり、３つのオペランドを受けて
２つの結果、即ち出力１２に和（Ｓ）および出力１４に
キャリ（Ｃ）を発生する。上記の例の場合、ＣＳＡ１０
に対する入力は３つのレジスタＲ１，Ｒ２およびＲ３
（補数をとられた）に収容されたオペランドである。Ｃ
ＳＡ１０の出力は１６および１７でステージ化され、入
力２０によりキャリ値にリーディング“１”または
“０”を付与する。入力２０の値は従来通りＣＳＡ１０
により行われるべき機能に従ってセットされる。

【００３０】ＣＳＡ１０の和およびキャリ（１または０
が付与された）出力は、キャリ・ルックアヘッド加算器
（ＣＬＡ）２２への２つの入力として与えられる。ＣＬ
Ａ２２はさらに所望の動作に従って入力２４に“ホッ
ト”１または０を受け、また２６に結果を発生する。図
３において、ＣＬＡ２２により発生された結果は、３つ
のレジスタＲ１，Ｒ２，およびＲ３（補数をとられた）
の内容の組合わせである。キャリ保存加算器およびキャ
リ・ルックアヘッド加算器は、構造および機能がよく知
られた従来の要素である。Ｈｗａｎｇは、そのＣＯＭＰ
ＵＴＥＲＡＲＩＴＨＭＥＴＩＣ：Ｐｒｉｎｃｉｐｌｅ
ｓ，ＡｒｃｈｉｔｅｃｔｕｒｅａｎｄＤｅｓｉｇｎ，１
９７９の８８−９３ページで、キャリ・ルックアヘッド
加算器について説明しており、また９７−１００ページ
でキャリ保存加算器について説明している。

【００３１】ＡＬＵのクリティカルパスにおける余分の
ステージ、すなわち図３のＣＳＡを要求する３対１の付
加とは無関係に、このようなステージは、他のパスの長
さが通常はＡＬＵのそれ以上になるので、マシンのサイ
クルタイムに譲歩するべきではない。これらのクリティ
カルパスは、通常はアレイアクセス、３対１ＡＬＵおよ
びチップ処理を要求するアドレス発生を持つパス内で見
出され、従って余分のステージ遅延は禁止的ではなく、
また提案された方式は、スカラマシンまたはスーパスカ
ラマシンに比べると性能が改良される。性能の改良は参
照番号２６により示されるパイプライン化プロットの組
により図２に示される。これらのプロットは、図３に示
されたように構成された加算器と共にＡＬＵを備える複
合命令セットマシンによる問題の命令シーケンスの実行
を示したものである。

【００３２】図２のタイミングシーケンス８および２６
により示されるように、複合命令セットマシンによるシ
ーケンスの実行は、スカラマシンおよびスーパスカラマ
シンにより実現可能な１１サイクルまたは２．７５ＣＰ
Ｉ（ｃｙｃｌｅｓｐｅｒｉｎｓｔｒｕｃｔｉｏｎ）に比
べると、８サイクルまたは２ＣＰＩを要求するものであ
る。バイパス動作はマシンの全てにおいて支援されると
すると、図２のプロットのセット２８および３０は、そ
れぞれスカラ・スーパスカラマシンおよび複合命令セッ
トマシンにより実現し得る実行を説明したものである。
これらのセットから、スーパスカラマシンは８サイクル
または２ＣＰＩを要求して例としてのコードを実行し、
複合命令セットマシンは６サイクルまたは１．５ＣＰＩ
を要求する。スーパスカラマシンおよびスカラマシンの
両者にわたる複合マシンの利点は、仮定された命令シー
ケンスに対するスカラにわたるスーパスカラマシンの利
点の欠如と共に注目されるべきである。

【００３３】ハードウェアによる命令の同時的実行によ
るそれらの命令の複合化は、算術演算に制限されるもの
ではない。例えば、ほとんどの論理演算は算術演算と複
合化可能である。しかしながら、いくつかの命令の複合
化は、複合化された機能を行うために受容できない遅延
を招き、サイクルタイムの延長をもたらす。例えば、Ａ
ＤＤ−ＳＨＩＦＴ複合命令は、全体にわたる性能利得に
妥協するサイクルタイムを禁止的に延長する。しかし、
これらの命令の間のインタロックの頻度は、シフト命令
の発生頻度が低いために低く、従ってそれらの命令は、
実質的な性能損失なしに逐次実行可能である。

【００３４】既に説明したように、データハザードのイ
ンタロックは、レジスタまたはメモリ位置が逐次命令に
より書込まれ、次に読出されるときに発生する。本発明
により提案された装置は、命令セットに固有の機能の実
行を維持しながら、オペランドがデータハザードを与え
る命令の実行を組み合わせることから生じる新しい機能
を導出することにより、上記のインタロックを解消する
ものである。命令とオペランドの幾つかの組合わせが機
能プログラムにおいて生じると予測されなくても、全て
の組合わせが考慮される。一般に、上記解析から導出さ
れる全ての機能および命令セットのスカラ実施から生じ
る機能が実施されることになる。しかしながら、実際に
は、実施が当該装置に対して提案された方式に十分には
適しないある機能が発生する。以下の説明では、２つの
命令の実行を組み合わせることからどのようにして新し
い機能が生じるかを検討することにより、これらの概念
を明らかにしている。本発明により処理される命令シー
ケンスの例が、十分には処理されないいくつかのシーケ
ンスと共に与えられる。本発明の好適な実施例の論理ダ
イヤグラムが示される。

【００３５】本発明の装置は命令の並列送出と実行を容
易にするために提案されたものである。命令を並列に送
出する例が従来技術のスーパスカラマシンに見出される
が、本発明はインタロックを含む送出された命令の並列
実行を容易にするものである。しかしながら、本発明の
データ依存性解消ハードウェアの使用は、特定の送出お
よび実行アーキテクチュアに制限されるのではなく、サ
イクルあたり多重命令を発する方式に対して一般的な適
用性を有するものである。

【００３６】この説明に対してハードウェア・プラット
ホームを与えるために、サイクルあたり２つの命令まで
送出できるシステム／３７０命令レベルのアーキテクチ
ュアを仮定する。ただし、これらの仮定を用いたとして
も、これらの概念はシステム／３７０アーキテクチュア
に制限されるものではなく、また双方向並列性に制限さ
れるものでもない。この説明は、ＡＬＵ演算，メモリア
ドレスの発生，および分岐の決定を扱うセクションに分
類される。

【００３７】一般に、システム／３７０命令セットは、
並列に実行される命令のカテゴリに分類することができ
る。これらのカテゴリ内の命令は、組み合わされまたは
複合化されて複合命令を形成する。以下で説明する本発
明の装置は、複合命令の実行を並列に支援し、また複合
命令のメンバ間に存在するインタロックが解消され、命
令が同時に実行されることを保証するものである。例え
ば、システム／３７０アーキテクチュアは図４および図
５に示したカテゴリに分けることができる。

【００３８】この分類の根拠はシステム／３７０命令お
よびそれらのハードウェア利用の機能要件に基づいて与
えられた。システム／３７０命令の残りのものは、本実
施例の実行に対して複合化されるとは考えていない。し
かし、これは、それらの残りの命令が将来の命令実行エ
ンジンに対して複合化されることを排除するものではな
く、また、本明細書で与えられるインタロック“回避”
の結論が使用されるであろう。

【００３９】次のような命令シーケンスで例示されるも
のと同じカテゴリからの命令と複合化されるカテゴリ１
に含まれる命令を考えてみる。ＡＲＲ１，Ｒ２ＳＲＲ３，Ｒ４このシーケンスは、データハザード・インタロックは受
けないが、次の結果を生成する。Ｒ１＝Ｒ１＋Ｒ２Ｒ３＝Ｒ３＋Ｒ４これらは３７０命令レベルアーキテクチュアにより規定
される２つの独立な命令から構成されている。このよう
なシーケンスの実行には、命令レベルアーキテクチュア
に対して設計された２つの独立で並行する２対１ＡＬＵ
が必要とされる。これらの結果は、両命令がＡＬＵ動作
を規定するデータハザード・インタロックとは無関係な
全ての命令シーケンス対に一般化することができる。各
々の命令は多くて１つのＡＬＵ動作を規定するので、対
をなして出された命令の実行には２つのＡＬＵで十分で
ある。

【００４０】しかしながら、多くの命令シーケンスはデ
ータハザード・インタロックと無関係ではない。これら
のデータハザード・インタロックは、通常のパイプライ
ン設計の性能を劣化させるパイプラインバブルをもたら
す。プロセッサの性能を増加させる方法は、データハザ
ード・インタロックを処理することができる単一ＡＬＵ
を設けることにより、パイプラインからこれらのバブル
を排除することにより与えられる。これらのインタロッ
クを排除するには、ＡＬＵは命令の対化（ｐａｉｒｉｎ
ｇ）とオペランドの対立から生じる新しい機能を実行し
なければならない。生じる機能は、規定されるＡＬＵ演
算、これら演算のシーケンス、および演算間のオペラン
ド“対立”（用語“オペランド対立”の意味は以下の説
明で明らかにする。）に依存する。このセクションの初
めに与えられた複合化可能リスト内に含まれる命令の対
化（ｐａｉｒｉｎｇ）により生成でき、またＡＬＵ演算
を規定する全ての命令シーケンスが、全ての可能なオペ
ランド対立に対して解析されなければならない。

【００４１】インタロック解消ＡＬＵ本発明によるインタロックを解消させる一般的な構成が
以上で示された。以下に、インタロック解消ＡＬＵの要
件を決定する際に行われるべき解析のより具体的な例を
示す。図３により上記した３対１加算器が与えられるも
のとする。ＯＰ１およびＯＰ２は実行されるべき２つの
演算の第１および第２のものとする。例えば、次の命令
シーケンスＮＲＲ１，Ｒ２ＡＲＲ３，Ｒ４に対して、ＯＰ１は演算ＮＲに対応し、ＯＰ２は演算Ａ
Ｒに対応する（これらの演算については以下に説明す
る。）。ＡＩ０，ＡＩ１およびＡＩ２は図３の３対１加
算器のそれぞれ、（Ｒ１），（Ｒ２），および（Ｒ３）
に対応する入力を表わすものとする。命令（ＮＲ，Ｏ
Ｒ，ＸＲ，ＡＲ，ＡＬＲ，ＳＬＲ，ＳＲ）のセットおよ
び図４および図５で定めたカテゴリ１のサブセットの複
合化の解析について考える。この命令のセットの演算
は、次の表４により規定される。

【００４２】

【表４】この命令セットは、さらに考察を進めるために２つのセ
ットに分割することができる。第１のセットは論理命令
ＮＲ，ＯＲ，およびＸＲを含み、第２のセットは算術命
令ＡＲ，ＡＬＲ，ＳＲ，およびＳＬＲを含む。算術命令
のグループ化は、以下のように説明される。ＡＲおよび
ＡＬＲは共に、ＡＲに対しては符号の拡張を、ＡＬＲに
対しては０の拡張を使用し、さらに加算器に対してホッ
ト“０”を与えることにより暗黙の３３ビットの２の補
数の加算とみることができる。条件コードとオーバフロ
ーの設定は、各々の命令に対して独自のものであるが、
加算器により実施される演算である２進加算は両命令に
対して共通である。同様に、ＳＲとＳＬＲは、ＳＲに対
して符号の拡張を、ＳＬＲに対して０の拡張を使用し、
減数を反転し、さらに加算器にホット“１”を与えるこ
とにより暗黙の３３ビットの２の補数の加算とみること
ができる。減数の反転は、加算器に対しては外部から与
えられると考えられる。４つの算術演算は本質的には同
じ演算の２進加算を行うので、それらの演算はＡＤＤ形
命令と呼ばれ、論理演算はＬＯＧＩＣＡＬ形命令と呼ば
れる。

【００４３】上記命令セットが２つの演算に減少した結
果として、次のような演算のシーケンスがこの命令セッ
トの複合化を解析するために考慮されなければならな
い。ＡＤＤが続くＬＯＧＩＣＡＬＬＯＧＩＣＡＬが続くＡＤＤＬＯＧＩＣＡＬが続くＬＯＧＩＣＡＬＡＤＤが続くＡＤＤこれらのシーケンスの各々に対して、レジスタの全ての
組合わせが考慮されなければならない。これらの組合わ
せは、すべての４つのレジスタ仕様が異なるもの、４つ
の可能なレジスタ仕様のうち、１）２つが同じ、２）３
つが同じ、３）４つが同じのものの組合わせである。従
って組合わせの数は

【数１】のように表わすことができる。

【００４４】これらの式から組合わせの数は、１２であ
ることがわかる。これらの１２のレジスタの組合わせ
は、次のようになる。１．Ｒ１≠Ｒ２≠Ｒ３≠Ｒ４２．Ｒ１＝Ｒ２≠Ｒ３≠Ｒ４３．Ｒ２＝Ｒ３≠Ｒ１≠Ｒ４４．Ｒ２＝Ｒ４≠Ｒ１≠Ｒ３５．Ｒ３＝Ｒ４≠Ｒ１≠Ｒ２６．Ｒ２＝Ｒ３＝Ｒ４≠Ｒ１７．Ｒ１＝Ｒ３≠Ｒ２≠Ｒ４８．Ｒ１＝Ｒ４≠Ｒ２≠Ｒ３９．Ｒ１＝Ｒ２＝Ｒ３≠Ｒ４１０．Ｒ１＝Ｒ２＝Ｒ４≠Ｒ３１１．Ｒ１＝Ｒ３＝Ｒ４≠Ｒ２１２．Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４これらの組合わせのうち７〜１２のみが、データ依存性
インタロックをもたらす。既にリストしたＬＯＧＩＣＡ
Ｌ−ＡＤＤシーケンスに対する上記インタロックの場合
により生成される機能は、図６に示されるようになる。
図において、ＬＯＧＩＣＡＬ形演算はφにより示され、
ＡＤＤ形演算はζにより示されている。

【００４５】図６は、インタロックを解消させるＡＤＤ
形命令およびＬＯＧＩＣＡＬ形命令のオペランドに対し
て実施されなければならない演算を規定し、図７および
図８は、図４および図５の複合化可能カテゴリに含まれ
る３７０の命令の全てを支援するＡＬＵ入力ＡＩ０，Ａ
Ｉ１，およびＡＩ２に対して実施が要求されるＡＬＵ演
算を規定している。図７および図８において、単項−は
２の補数を示し、／ｘ／はｘの絶対値を示している。こ
れらの図は上で示したものと同じ解析を用いて得られた
が、全ての可能なカテゴリの複合化が考慮された。ＡＬ
Ｕにより実行される図６の演算に対して、実行ユニット
制御装置は所望のレジスタ内容をＡＬＵの適当な入力に
ルート指定しなければならない。図９および図１０は、
図６の演算を実施する図７および図８におけるように定
められたＡＬＵに対して生じる必要があるオペランドの
ルート指定を要約したものである。これらのルート指定
と共に、図７および図８の上記結果のマップを容易にす
るために、ＬＯＧＩＣＡＬ形命令およびＡＤＤ形命令が
与えられている。いくつかのＡＤＤ−ＡＤＤ複合化に対
するルート指定は、これらの演算が４つの入力ＡＬＵを
要求し（「特異表現」を参照）、そのように注意される
ので、含まれていない。

【００４６】以上の説明は４つの特に列挙したレジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４に対する複合命令解析の考察に
対してなされたが、本発明の実施はこのような４つの特
定のレジスタに限定されるものではない。上記の特定の
説明は、解析と理解を容易にするために選択されたもの
である。実際、上記の解析は上記の式が示すように一般
化可能なことは明らかである。

【００４７】図６，図７，図８，図９，および図１０で
実質的に示された多機能ＡＬＵを実施する装置の示す論
理ブロック図を、図１１に示す。図１１において、レジ
スタ５０は命令５２および５４を含む複合命令を受け
る。これらの複合命令は、タグ５６および５８が付加さ
れている。これらの命令とそのタグは、デコード・制御
論理６０に与えられ、この論理はそれらの命令およびそ
れらのタグに含まれる情報をデコードして出力６２にレ
ジスタ選択信号を与え、出力６６に機能選択信号を与え
る。出力６２のレジスタ選択信号は、汎用レジスタ６３
に接続されたクロスコネクト要素６４を構成して、最高
３つのレジスタの内容をデータ依存性解消ＡＬＵ６５の
３つのオペランド入力ＡＩ０，ＡＩ１，およびＡＩ２に
与える。ＡＬＵ６５は多機能ＡＬＵであり、その機能は
デコード・制御論理６０９の出力６６に与えられた機能
選択信号により選択される。クロスコネクト要素６４を
通して接続されたレジスタからオペランドが与えられる
と、ＡＬＵ６５は選択信号により示された機能を実施
し、出力６７に結果を発生する。

【００４８】ＡＬＵ装置と並列にデコード・制御論理８
７０を含む第２ＡＬＵ装置が演算し、デコード・制御論
理８７０は命令フィールド５２の第１命令をデコードし
て汎用レジスタ６３に同様に接続された普通のクロスコ
ネクト要素８７２にレジスタ選択信号を与える。論理８
７０はまた、出力８７４の機能選択信号を普通の２オペ
ランドＡＬＵ８７５に与える。このＡＬＵ装置は命令フ
ィールド５２の命令の実行のために与えられるが、命令
フィールド５４の第２命令はＡＬＵ６５により実行され
る。以下に示すように、ＡＬＵ６５は第２命令を、その
オペランドの１つが第１命令の実行により発生された結
果データに依存するか否かに拘らず実行することができ
る。従って、両ＡＬＵは並列に動作して、複合化された
か否かに拘らず２つの命令の同時的実行を与える。

【００４９】ここで、複合化された命令５２，５４およ
びレジスタ５０に戻ると、複合化器の存在が仮定され
る。この複合化器は、これが存在するスカラ計算マシン
に入力されたスカラ命令のシーケンスを含む命令ストリ
ームからの命令を対化（ｐａｉｒ）または複合化する。
また、この複合化器は上記説明に従って命令をグループ
分けする。例えば、カテゴリ１の命令（図６）は、表に
従ってｌｏｇｉｃａｌ／ａｄｄ，ａｄｄ／ｌｏｇｉｃａ
ｌ，ｌｏｇｉｃａｌ／ｌｏｇｉｃａｌ，およびａｄｄ／
ａｄｄ対にグループ分けされる。複合セットの各々の命
令に対しては、制御情報を含むタグが付加される。この
タグは、複合命令のグループを識別するために特に使用
されるタグの部分を参照する複合化ビットを含んでい
る。好適には、２つの命令を複合化する場合には、複合
化がどこに生じるかを示す次の手順が用いられる。シス
テム／３７０マシンにおいては、全ての命令はハーフワ
ードバウンダリ上に整列され、それらの長さは２，４，
６バイトのいずれかである。この場合、全てのハーフワ
ードに対して複合化タグが必要とされる。命令が複合化
されたか否かを示すには、１ビットタグで十分である。
好適には、“１”は、問題のバイトで始まる命令が次の
命令と複合化されたことを示し、“０”は複合化されて
いないことを示す。命令の第１バイトを含まないハーフ
ワードに係る複合化ビットは、無視される。従って、複
合命令を識別し適切に実行するには、１ビットの情報が
必要とされるだけである。この様にして、タグビット５
６，５８は、レジスタフィールド５２，５４の命令が複
合化される予定である、即ち並列に実行されることをデ
コード・制御論理６０に報知するのに十分である。次
に、デコード・制御論理６０は命令５２，５４を検査
し、これらの命令の実行シーケンスがどのようなもので
あるか、インタロック条件は得られたとしてどのような
ものであるか、どのような機能が要求されるかを決定す
る。この決定が図６のカテゴリ１命令に対して示され
る。デコード・制御論理はまた、図７および図８に示さ
れたさらにデータハザード・インタロックを解消させる
のに必要な機能を決定る。これらの決定は図９および図
１０にまとめてある。図９および図１０において、デコ
ード・制御論理６０は、タグビットから、フィールド５
２および５４の命令が複合化されるべきであると決定し
たとすると、論理６０は出力６６に図９の最も左の欄に
従う所望の演算を示す機能選択信号を送出する。命令の
オペレーションコードはデコードされて、機能選択出力
中に図９および図１０のＯＰ１およびＯＰ２の欄に特定
の演算を与える。出力６２のレジスタ選択信号は、図９
および図１０の欄ＡＩ０，ＡＩ１，およびＡＩ２で要求
されるようにクロスコネクト６４を介して図１１のレジ
スタのルート指定を実施する。このようにして、例え
ば、フィールド５２の第１命令はＡＤＤＲ１，Ｒ２と
仮定し、第２命令はＡＤＤＲ１，Ｒ４と仮定する。図
９の１８番目の行はデコード・制御回路がＯＰ１＝＋お
よびＯＰ２＝＋によりどれを示すかのＡＬＵ演算を示
し、一方、レジスタＲ２は入力ＡＩ０にルート指定さ
れ、レジスタＲ４は入力ＡＩ１に、さらにレジスタＲ１
は入力ＡＩ２にルート指定される。

【００５０】ここで、データ依存性解消ＡＬＵ６５の構
造と動作を理解するため、図１２を参照する。図には、
図３の加算器に対応する３オペランド単一結果加算器７
０が示されている。この加算器７０は、加算器入力とＡ
ＬＵ入力ＡＩ０，ＡＩ１，およびＡＩ２との間に接続さ
れた回路を通して入力を得ている。入力ＡＩ２から、オ
ペランドは、それぞれ、論理ＡＮＤ，論理ＯＲ，および
論理ＥＸＣＬＵＳＩＶＥ−ＯＲに対応する３つの論理機
能要素７１，７２，および７３によりルート指定され
る。このオペランドはこれらの論理要素内でその他のオ
ペランドの１つと結合され、マルチプレクサ８０の設定
に従ってＡＩ０またはＡＩ１にルート指定される。マル
チプレクサ７５は、ＡＩ２に接続された未変更のオペラ
ンドが論理要素７１，７２，または７３の１つの出力の
いずれかを選択する。マルチプレクサ７５により選択さ
れた入力はインバータ７７に与えられ、またマルチプレ
クサ７８はインバータ７７の出力かマルチプレクサ７５
の未反転出力のいずれかを加算器７０の１つの入力に接
続する。加算器７０に対する第２入力は、“０”かＡＬ
Ｕ入力ＡＩ１に接続されたオペランドのいずれかを選択
するマルチプレクサ８２を介してＡＬＵ入力ＡＩ１から
得られる。マルチプレクサの出力はインバータ８４によ
り反転され、またマルチプレクサ８５は、加算器７０の
第２オペランド入力としてマルチプレクサ８２の非反転
出力か反転出力のいずれかを選択する。加算器７０に対
する第３入力は、インバータ８７により反転される入力
ＡＩ０から得られる。マルチプレクサ８８は、ＡＩ０に
対するオペランド入力である“０”か加算器７０に対し
て第３入力として与えられるその逆のいずれかを選択す
る。ＡＬＵ出力は、加算器７０の出力か論理要素９０，
９２または９３の１つの出力を選択するマルチプレクサ
９５を通して得られる。論理要素９０，９２，および９
３は、示された論理演算により加算器の出力をＡＩ１に
対するオペランド入力と結合する。

【００５１】機能選択信号は、実質的にはマルチプレク
サ選択信号ＡＢＣＤＥＦＧおよび加算器７０に入力され
た“ホット”１／０選択から構成される。マルチプレク
サ選択信号は信号Ａ，Ｂ，ＥおよびＦに対する単一ビッ
トからＣ，ＤおよびＧに対する２ビット信号までを範囲
とすることは明らかである。

【００５２】複雑な制御信号（ＡＢＣＤＥＦＧ１／０
１／０）の状態は、図９および図１０から容易に得ら
れる。例えば、上記のＡＤＤＲ１，Ｒ２ＡＤＤＲ
１，Ｒ４の例に従って、ＯＰ１信号はマルチプレクサ信
号Ｃを設定してＡＩ２に存在する信号を選択し、Ｆ信号
はマルチプレクサ７１の非反転出力を選択し、それによ
り加算器７０の最も右の入力にＲ１のオペランドを与え
る。同様に、マルチプレクサ信号ＢおよびＥが設定され
て未反転形態のＡＩ１で得られるオペランドを加算器７
０の中間入力に与え、一方マルチプレクサ信号Ｄが設定
されて反転なしにＡＩ０におけるオペランドを加算器７
０の最も左の入力を与える。最後に、２つの“Ｉ／Ｏ”
入力が、２つの加算演算に対して適切に設定される。こ
れらの入力に対し、加算器７０の出力は、単にＡＬＵの
所望出力に対応する３つのオペランドの和である。従っ
て、制御信号Ｇは、マルチプレクサ９５が、加算器７０
により生成された、レジスタＲ１，Ｒ２，およびＲ３の
オペランドの和である結果を出力する。命令が論理・加
算シーケンスを複合化するとき、論理機能はマルチプレ
クサ７５により選択され、マルチプレクサ７８を通して
加算器７０に与えられ、一方論理演算に対して付加され
るべきオペランドはマルチプレクサ８５または８８の１
つを通して加算器７０の他方の入力の１つに与えられ、
０が第３入力に与えられる。この場合、マルチプレクサ
９５がセットされ、結果として加算器７０の出力を選択
する。

【００５３】最後に、加算・論理複合シーケンスにおい
て、最初に加算されるべき２つのオペランドが加算器７
０の入力の２つに与えられ、一方、０が第３入力に与え
られる。加算器の出力は、論理要素９０，９２，および
９３の非選択オペランドと直ちに結合される。制御信号
Ｇが設定されて、複合セットの第２命令に対するオペラ
ンドを有する要素の出力を選択する。

【００５４】より一般的には、図１２はデータ依存性解
消ＡＬＵ６５の論理表示を与える。このデータストリー
ムを導出する際には、第１命令の結果が第２命令の両オ
ペランドとして使用されるインタロックを支援しないと
いう判定がなされる。これについては、「特異表現」の
セクションで更に説明することができる。この表示がＬ
ＯＧＩＣＡＬ−ＡＤＤ複合化により要求されるその他の
演算を意味するということは、図６の機能欄とデータス
トリームを比較することにより見出すことができる。こ
の欄においては、２つのオペランドに対するＬＯＧＩＣ
ＡＬ形の演算には、ＬＯＧＩＣＡＬ結果と第３オペラン
ドとの間のＡＤＤ形演算が続く。これは、図１２のＡＩ
０とＡＩ２に論理的に結合されるべきオペランドをルー
ト指定し、また論理ブロック７１，７２，または７３の
適切なものを通して上記結果を加算器７０にルート指定
し、更にＡＩ１を通して加算器に第３オペランドをルー
ト指定することにより実施される。ホット１または０の
反転および準備が、規定される算術演算により要求され
るように、機能選択信号の一部として与えられる。他の
場合には、２つのオペランド間のＡＤＤ形演算には、Ａ
ＤＤ形の結果と第３オペランドの間のＬＯＧＩＣＡＬ形
演算が続く。これは、ＡＤＤ形演算に対するオペランド
をＡＩ０およびＡＩ２にルート指定することにより、こ
れらの入力を加算器にルート指定することにより、加算
器の出力をポスト加算器論理ブロック９０，９２，およ
び９３にルート指定することにより、さらにＡＩ３を通
して上記ポスト加算器論理ブロックにルート指定するこ
とにより実施される。ＬＯＧＩＣＡＬ形演算が続くＬＯ
ＧＩＣＡＬ形演算は、第１ＬＯＧＩＣＡＬ形演算に対す
る２つのオペランドをプレ加算器論理ブロックに入力さ
れるＡＩ０およびＡＩ２にルート指定することにより、
プレ加算器からの結果をポスト加算器論理ブロックへの
０加算による修正なしにＡＬＵを通してルート指定する
ことにより、更にＡＩ３を通して第３オペランドをポス
ト加算器論理ブロックにルート指定することにより実施
される。ＡＤＤ形演算が続くＡＤＤ形演算に対しては、
３つのオペランドが加算器の入力にルート指定され、ま
た加算器の出力がＡＬＵの出力に与えられる。第１およ
び第２命令の間でデータ依存性がないときの命令フィー
ルド５４の第２命令を実行するＡＬＵ６５の演算は単純
である。この場合は、２つのオペランドだけがＡＬＵに
与えられる。従って、第２命令が加算命令のときは、加
算器７０には、第３オペランドの位置の０と共に２つの
オペランドが与えられ、加算器の出力はＡＬＵの出力と
してマルチプレクサ９５を通して選択される。第２命令
が論理命令のときは、２つのオペランドを論理要素７
１，７２，および７３にルート指定し、適切な出力を選
択し、さらに０をその他の２つの加算器入力に与えるこ
とにより結果を加算器７０を通して流すことによって論
理演算を実施することができる。この場合、加算器の出
力は論理結果に等しくなり、またＡＬＵの出力としてマ
ルチプレクサ９５により選択されることになる。一方、
２つの０加算により１つのオペランドを加算器を通して
流すことができ、これにより加算器７０はこのオペラン
ドを出力として与えることになる。このオペランドは、
論理要素９０，９２，および９３のその他のオペランド
と結合され、適切な論理要素出力がＡＬＵの出力として
マルチプレクサ９５により選択される。

【００５５】図１１に示したように命令が複合化される
とき、依存性が存在してもしなくても、レジスタ５０の
命令フィールド５２の命令は、デコード・制御論理８７
０，出力８７４による命令のデコーディング、デコード
・制御論理８７０，出力８７１，クロスコネクト要素８
７２によるそのオペランドの選択、さらにＡＬＵ８７５
における選択されたオペランドに対する選択された演算
の性能により従来通り実行される。ＡＬＵ８７５は単一
命令の実行のために与えられるので、２つのオペランド
が入力ＡＩ０およびＡＩ１を通して選択されたレジスタ
から与えられ、指示された結果が出力８７７に与えられ
る。

【００５６】このようにして、図１１に示した構成が与
えられると、従来のＡＬＵ８７５と組み合わされたデー
タ依存性解消ＡＬＵ６５は、たとえ２つの命令間にデー
タ依存性が存在しても、それらの命令の同時的（また
は、並列）実行を支援する。

【００５７】ＡＨＡＺ解消ＡＬＵアドレス生成もデータハザードにより影響され、このハ
ザードはアドレスハザードＡＨＡＺと呼ばれる。次のシ
ーケンスは、アドレスハザードとは無関係なシステム／
３７０命令の複合シーケンスを表わす。ＡＲＲ１，Ｒ２ＳＲ３，Ｄ（Ｒ４，Ｒ５）ただし、Ｄは３つのニブル変位と表わす。アドレス計算
で用いられるＲ４およびＲ５は先行する命令により変更
されなかったので、ＡＨＡＺは存在しない。次のシーケ
ンスには、アドレスハザードが存在する。ＡＲＲ１，Ｒ２ＳＲ３，Ｄ（Ｒ１，Ｒ５）ＡＲＲ１，Ｒ２ＳＲ３，Ｄ（Ｒ４，Ｒ１）上記シーケンスは、ＡＨＡＺを与えるＲＸ命令（カテゴ
リ９）とのＲＲ命令（図６のカテゴリ１）の複合化を示
している。その他の組合わせとしては、ＲＳ命令および
ＳＩ命令と複合化されたＲＲ命令がある。

【００５８】インタロック解消ＡＬＵに対しては、命令
シーケンスとアドレスオペランド対立の全ての組合わせ
を解析することにより、ＡＨＡＺインタロックを解消さ
せることから生じる新しい演算が導出されなければなら
ない。解析によれば、上記命令シーケンスに含まれるも
ののような共通のインタロックは、４対１ＡＬＵにより
解消させることができる。

【００５９】システム／３７０命令レベルアーキテクチ
ュアに対する全てのＡＨＡＺインタロックを解消させる
ＡＬＵにより支援されなければならない機能を、図１３
に示す。４つの入力が特定されない場合は、暗黙の０が
与えられる。図１３により定められたＡＨＡＺインタロ
ック解消ＡＬＵの論理図を図１４に示す。図１３で規定
された機能の、全てではないが、かなりのサブセットが
図示したＡＬＵにより支援される。このサブセットは図
１３の行１〜２１に与えられた機能から構成される。ど
の機能を含むかに関する判定は、「特異表現」セクショ
ンに従って検討される実現判定である。

【００６０】図１４に示したように、ＡＬＵは加算器１
００を備え、そこでは２つの３入力２出力キャリ保存加
算器１０１および１０２が、２入力単一出力キャリ・ル
ックアヘッド加算器１０３と、加算器１００が有効に図
１４のＡＬＵの演算に必要な４オペランド単一結果加算
器であるようにカスケード接続される。

【００６１】図１３の機能を構成するに際して、ＡＬＵ
構造の複雑性は制御論理を犠牲にして簡単にしてある。
これは例により最良に説明される。次に示す２つのシス
テム／３７０命令シーケンスを考えてみる。ＮＲＲ１，Ｒ２（４）ＳＲ３，Ｄ（Ｒ１，Ｒ５）およびＮＲＲ１，Ｒ２（５）ＳＲ３，Ｄ（Ｒ４，Ｒ１）。このシーケンスの一般的な表示をＮＲｒ１，ｒ２Ｓｒ３，Ｄ（Ｒ４，Ｒ５）とする。

【００６２】第１シーケンスに対しては、オペランドの
アドレスは、ＯＡ＝Ｄ＋（Ｒ１〓Ｒ２）＋５であり、第２シーケンスのものはＯＡ＝Ｄ＋Ｒ４＋（Ｒ１〓Ｒ２）で与えられる。

【００６３】ＡＬＵの複雑さを犠牲にして実行制御装置
を簡単にするには、次のような２つの演算がＡＬＵによ
り実行される必要がある。ＯＡ＝ＡＧ１０＋（ＡＧ１１〓ＡＧ１２）＋ＡＧ１３ＯＡ＝ＡＧ１０＋ＡＧ１２＋（ＡＧ１１〓ＡＧ１３）ここでは、ＤはＡＧＩＯに、ｒ２はＡＧＩ１に、ｒ４は
ＡＧＩ２に、ｒ５はＡＧＩ３に供給される。しかし、も
し制御装置が、ｒ４とｒ５のどれがｒ１とのハザードを
持つかを検出し、このレジスタを動的にＡＧＩ２にルー
ト指定するときには、ＡＬＵを簡単化することができ
る。この仮定のために、ＡＬＵは演算ＯＡ＝ＡＧ１０＋（ＡＧ１１〓ＡＧ１２）＋ＡＧ１３を単に支援しなければならない。

【００６４】このようなトレードオフは、アドレス発生
ＡＬＵ並びに実行および分岐決定ＡＬＵの複雑さを低減
させるためになされる。

【００６５】図１４のＡＬＵは、図１１のＡＬＵ６５に
置き代えることができる。この場合、デコード・制御論
理６０は図１３の機能を起動に反映することになる。

【００６６】分岐ハザード解消ＡＬＵ図１５および図１６により与えられる分岐決定ＡＬＵに
対する複合化の影響を求めるためには、実行およびアド
レス発生のためのインタロック解消ＡＬＵに対するもの
に対して同様の解析が行われなければならない。分岐決
定ＡＬＵは、レジスタ値を比較する命令により要求され
る機能を有している。これは分岐命令ＢＸＬＥ，ＢＸ
Ｈ，ＢＣＴ，およびＢＣＴＲを含み、そこではレジスタ
値は第２レジスタ（ＢＸＬＥおよびＢＸＨ）の内容だけ
インクリメントされるか、レジスタ値（ＢＸＬＥおよび
ＢＸＨ）または０（ＢＣＴおよびＢＣＴＲ）と比較され
る前に１（ＢＣＴおよびＢＣＴＲ）だけデクリメントさ
れて分岐の結果を決定している。条件付分岐はこのＡＬ
Ｕによっては実行されない。

【００６７】図１６に示されたＡＬＵはマルチステージ
加算器１１０を備え、そこでは２つのキャリ保存加算器
１１１および１１２がカスケード接続され、キャリ保存
加算器１１２の２つの出力はキャリ・ルックアヘッド加
算器１１３に対して２つの入力を与える。この組合わせ
は、図１６のＡＬＵに対して与えられる４入力単一結果
加算器を有効に提供する。

【００６８】発生し得るデータハザードの例として、次
のような命令シーケンスを考えてみる。ＡＬＲ１，Ｄ（Ｒ２，Ｒ３）ＢＣＴＲ１，Ｄ（Ｒ２，Ｒ３）［Ｘ］をメモリ位置Ｘの内容とする。実行の結果は、Ｒ１＝Ｒ１＋［Ｄ＋Ｒ２＋Ｒ３］−１もし（Ｒ１＋［Ｄ＋Ｒ２＋Ｒ３］）−１＝０なら分岐せ
よ。

【００６９】この比較は、演算Ｒ１＋［Ｄ＋Ｒ２＋Ｒ３］−１−０を行うことにより実施される。

【００７０】分岐決定ＡＬＵに対する解析の結果は、こ
れ以上は説明しないが、図１５および図１６に与えられ
たようになる。データストリームにより支援される機能
には、図１５の行１〜２５により規定されたものが含ま
れる。

【００７１】図１６のＡＬＵは、図１１のＡＬＵ６５に
置き代えることができる。この場合は、デコード・制御
論理６０は図１５の機能を適切に反映することになる。

【００７２】特異表現オペランドの対立から生じる機能のいくつかのものは、
他のものよりも一層複雑になる。例えば、命令シーケン
スＡＲＲ１，Ｒ２ＡＲＲ１，Ｒ１はその付随する複雑さと共に４対１ＡＬＵを要求して、
その実行結果がＲ１＝（Ｒ１＋Ｒ２）＋（Ｒ１＋Ｒ２）となるため、データインタロックを解消させる。

【００７３】他のシーケンスは、インタロックを解消さ
せるために付加的な遅延がＡＬＵに取り込まれることを
要求する演算をもたらす。増加した遅延を示すシーケン
スはＳＲＲ１，Ｒ２ＬＰＲＲ１，Ｒ１で与えられ、これは演算Ｒ１＝／Ｒ１−Ｒ２／をもたらす。

【００７４】この演算は、減算の結果が絶対値の実行を
セットアップするのに必要とされるため、それ自身並列
実行されない。

【００７５】ＡＬＵの全てのインタロックを解消させる
よりも、上記のようなより複雑な機能に関連する命令シ
ーケンスを検出するように設計された命令送出論理また
はプリプロセッサを設けることができる。プリプロセッ
サ検出は、多くの場合ニア・クリティカル・パスである
送出論理に対する遅延付加を回避させるものである。こ
のようなシーケンスが検出されると、送出論理またはプ
リプロセッサはスカラモードでシーケンスを発する動作
に戻り、インタロックを解消させる必要性を回避する。
どの命令シーケンスがそれらの解消されたインタロック
を持つべきかまたは持つべきでないかに関する判定は、
本発明の範囲を越えた要因に依存する実現判定である。
それにも拘らず、ＡＬＵ実現の複雑性と送出論理の複雑
性との間のトレードオフは注目されるべきである。

【００７６】アドレス発生時に存在するハザードも、実
現トレードオフをもたらす。例えば、殆んどのアドレス
発生インタロックは、既に説明したように４対１ＡＬＵ
を用いて解消させることができる。しかしながら、次の
シーケンスＡＲＲ１，Ｒ２ＳＲ３，Ｄ（Ｒ１，Ｒ１）はこのカテゴリーには適してない。この場合には、生じ
る演算がＯＡ＝Ｄ＋（Ｒ１＋Ｒ２）＋（Ｒ１＋Ｒ２）で与えられることから、ＡＨＡＺインタロックを解消さ
せるのに５対１ＡＬＵが必要とされる。但し、ＯＡは得
られたオペランドアドレスである。既に説明したものと
同様に、ＡＬＵのこの機能の内容は、このようなインタ
ロックの発生頻度に依存する実現判定である。分岐決定
ＡＬＵに対しても同様の結果が適用される。

【００７７】加算器の一般化ｎインタロックの最も一般的な場合に対してインタロッ
ク解消ハードウェアを得るために、以上と同様の解析を
行うことができる。このため図１７を参照する。ＡＲＲ１，Ｒ２ＡＲＲ３，Ｒ１のような単純なデータインタロックを仮定する。ここ
に、第１命令からの変更レジスタが第２命令のオペラン
ドの単なる１つとして使用され、インタロックの解消に
は（ｎ＋１）ｂｙ１ＡＬＵが必要になる。例えば、上記
の仮定の下で３つのインタロックを解消させるには、４
対１ＡＬＵが要求される。これにはまた、ＡＬＵ内に他
のＣＳＡステージが必要となる。

【００７８】しかしながら、ＡＬＵで要求されるＣＳＡ
ステージの個数の増加は、直線的ではない。単一実行ユ
ニットとして９オペランドを処理するように設計された
ＡＬＵは、４つのＣＳＡステージおよび１つのＣＬＡス
テージを取る。これは図１７に示してあり、そこでは各
々の垂直ラインは加算器入力を示し、また各々の水平ラ
インは加算器を示している。キャリ保存加算器は水平ラ
イン１００〜１０６により表わされ、キャリ・ルックア
ヘッド加算器はライン１０９により表わされる。各々の
ＣＳＡ加算器は、３つの入力から２つの出力を発生す
る。入力ストリームの減少は、最後のＣＳＡがストリー
ムを２に減らすまでステージからステージに継続してな
される。次の加算器は、２つの入力から１つの最終出力
を発生するＣＬＡである。算術演算，１ステージＣＬＡ
加算器，および４ステージＣＳＡ加算器を仮定すると、
提案された装置を用いた単一ユニットとしての９つのオ
ペランドの実行は、前記のＷｕｌｆにより提案された解
決法と同等の時間で１次近似で実現することができる。

【００７９】データハザード・インタロックは、パイプ
ラインにストールを導入することによりパイプライン化
したマシンから得られる性能を劣化させる。これらのイ
ンタロックの幾つかは、コード移動および命令スケジュ
ーリングにより除去することができる。性能の劣化を低
減させる他の提案があり、これはデータインタロックを
処理する命令を定めるようにしている。この提案には、
合理的な命令サイズで処理できるインタロックの数に制
限があるという問題がある。更にこの方法は、３７０ア
ーキテクチュア・コンパチブルマシンに対しては用いら
れない。

【００８０】本発明においては、命令インタロックを除
去する他の方法が与えられている。本発明は如何なるア
ーキテクチュア上の変更も必要とせず、全ての可能な命
令対およびそれらのインタロックが、命令セット内に構
成されることを必要としないという利点を与え、またマ
シンのサイクルタイムに対して単に最も穏当なインパク
トを与えるかまたはインパクトを全く与えず、さらに図
１の従来の方法で要求され、しかもシステム／３７０で
構成されたマシンとコンパチブルなハードウェアを必要
とするものである。

【図面の簡単な説明】

【図１】演算を対化する命令を実行する従来のアーキテ
クチュアを示す図である。

【図２】スカラ命令のパイプラインによる実行を示す１
組のタイミングシーケンスを示す図である。

【図３】最高３つの演算を行い、単一結果を発生する加
算器を示す図である。

【図４】既存スカラマシンにより実行される命令のカテ
ゴリ化を示す図である。

【図５】既存スカラマシンにより実行される命令のカテ
ゴリ化を示す図である。

【図６】図４のカテゴリ１における論理形命令および加
算形命令が組み合わされる場合をインタロックすること
により生成される機能を示す図である。

【図７】本発明のＡＬＵによりオペランドに対してなさ
れて図４および図５の複合可能カテゴリに含まれる命令
を支援することが要求される演算を規定する図である。

【図８】本発明のＡＬＵによりオペランドに対してなさ
れて図４および図５の複合可能カテゴリに含まれる命令
を支援することが要求される演算を規定する図である。

【図９】図７および図８で定められたＡＬＵへのオペラ
ンドのルート指定を要約する図である。

【図１０】図７および図８で定められたＡＬＵへのオペ
ランドのルート指定を要約する図である。

【図１１】２つのインタロック命令の並列実行を行うた
めに本発明を使用する方法を示すブロック図である。

【図１２】図７，図８，図９，および図１０により定め
られた多機能ＡＬＵを示す図である。

【図１３】アドレス発生時に生じるハザードに固有のイ
ンタロックを解消させる実施を要求する機能を示す図で
ある。

【図１４】図１３に従う多機能ＡＬＵを示す論理図であ
る。

【図１５】ＡＬＵにより支援されて、複合化分岐命令に
おけるインタロックを解消させる機能のレイアウト図で
ある。

【図１６】図１５に従うＡＬＵを示す論理図である。

【図１７】９つのオペランドを含む命令に対するインタ
ロックを解消させるのに必要な加算器の構成を示す図で
ある。

【符号の説明】

２，３，５２，５４命令１０キャリ保存加算器２２キャリ・ルックアヘッド加算器５０レジスタ５２，５４命令フィールド５６，５８タグ６０，７０制御論理６３汎用レジスタ６４クロスコネクト要素６５データ依存性解消ＡＬＵ７１，７２，７３論理機能要素７５，７８，８０，８２，９５マルチプレクサ７７，８７インバータ９０，９２，９３論理要素

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジェームス・エドワード・フィリップスアメリカ合衆国ニューヨーク州ビンガムトンクレイリィアベニュー 138 (72)発明者バソロメウ・（エヌエムアイ）・ブラナアメリカ合衆国ニューヨーク州ニワークバレイダントンドライブ（番地なし) (56)参考文献特開昭63−86033（ＪＰ，Ａ) 特開昭59−66746（ＪＰ，Ａ) 第３引用例中田著「コンピューターサイエンス・ライブラリコンパイラ」［第５刷］（昭和58年６月）産業図書、Ｐ. 172−174

Claims

【特許請求の範囲】

【請求項１】連続する実行サイクルにおけるスカラ命令
のシーケンスの逐次実行のために構成されたコンピュー
タにおいて、単一の実行サイクルにおける複数のスカラ
命令の並列実行を支援する装置であって、複数のスカラ命令であり、それらの第１命令が、それら
の第２命令によりオペランドとして使用される結果を生
成する複数のスカラ命令を受ける命令手段と、複数のオペランドであって、それらの少なくとも２つが
前記第１および第２スカラ命令により使用されるオペラ
ンドをほぼ同時に与えるオペランド手段と、前記命令手段に接続され、前記複数のスカラ命令を実行
する演算を指示する制御信号を発生する制御手段と、前記オペランド手段および前記制御手段に接続され、前
記制御信号および前記２つのオペランドを含む複数のオ
ペランドに応じて、単一の実行サイクルにおいて、前記
複数のオペランドに対する前記演算の実行内容に対応す
る単一の結果を生成する実行手段とを備える装置。
【請求項２】前記実行手段は、３つのオペランドに応じ
て単一の加算結果を生成する加算器を備える請求項１記
載の装置。
【請求項３】前記加算器は、前記３つのオペランドに応
じて２つの出力を発生するキャリ保存加算器と、このキ
ャリ保存加算器に接続され、その２つの出力に応じて１
つの出力を発生するキャリ・ルックアヘッド加算器とを
備える請求項２記載の装置。
【請求項４】前記実行手段は、前記オペランド手段およ
び前記加算器に接続されてオペランドに対する論理機能
を行い論理結果を発生する論理手段をさらに備え、前記
加算器は前記論理結果およびオペランドの１つに応じて
前記単一の加算結果を発生する請求項２記載の装置。
【請求項５】前記実行手段は、オペランド手段および加
算器に接続されて第１および第２オペランドに対する論
理機能を実施する論理手段をさらに備え、前記実行手段
は論理結果および単一の加算器の結果に応じて単一の結
果を発生する請求項２記載の装置。
【請求項６】前記第１スカラ命令は論理命令であり、前
記第２スカラ命令は算術演算命令であり、さらに前記実
行手段は、第１および第２オペランドを結合して前記論
理命令により要求される論理結果を発生する論理手段
と、この論理結果を第３オペランドと結合して前記単一
の結果を発生する算術演算手段とを備え、前記単一の結
果は前記算術演算命令により要求される請求項１記載の
装置。
【請求項７】前記第１スカラ命令は算術演算命令であ
り、前記第２スカラ命令は論理命令であり、さらに前記
実行手段は、第１および第２オペランドを結合して前記
算術演算命令により要求される算術演算結果を発生する
算術演算手段と、前記算術演算結果を第３オペランドと
結合して前記単一の結果を発生する論理手段とを備え、
前記単一の結果は前記論理命令により要求される請求項
１記載の装置。
【請求項８】前記第１スカラ命令は算術演算命令であ
り、前記第２スカラ命令は算術演算命令であり、さらに
前記実行手段は、３つのオペランドを結合して単一の算
術演算結果を発生する算術演算手段を備え、前記単一の
算術演算結果は前記単一の結果として与えられる請求項
１記載の装置。
【請求項９】前記第１スカラ命令は論理命令であり、前
記第２スカラ命令は論理命令であり、さらに前記実行手
段は、第１および第２オペランドを結合して第１論理結
果を発生し、この第１論理結果が前記第１論理命令によ
り要求される第１論理手段と、前記第１論理結果を第３
オペランドに結合して第２論理結果を発生し、この第２
論理結果は前記第２スカラ命令により要求され、また前
記第２論理結果は前記単一の結果として与えられる第２
論理手段とを備える請求項１記載の装置。
【請求項１０】３つのオペランドを結合して１対の命令
に応じて単一の結果を発生する多機能ＡＬＵ（算術論理
ユニット）であって、２つのオペランドを論理的に結合して第１論理結果を発
生する第１の組の論理要素と、３つのオペランドを算術的に結合して単一の算術結果を
発生する加算器と、前記オペランドの全て、前記オペランドの２つとゼロ、
前記オペランドの１つと１つのゼロと前記第１論理結
果、または２つのゼロと前記第１論理結果のいずれかを
前記加算器に入力する回路と、前記オペランドの１つを前記単一の算術演算結果と論理
的に結合して第２論理結果を発生する第２の組の論理要
素と、前記算術演算結果か前記第２論理結果のいずれかを出力
として与える回路とを備える多機能ＡＬＵ。
【請求項１１】前記加算器は、３つのオペランドに応じて２つの出力を発生するキャリ
保存加算器と、このキャリ保存加算器に接続され、前記２つの出力に応
じて１つの出力を発生するキャリ・ルックアヘッド加算
器とを備える請求項１０記載の多機能ＡＬＵ。
【請求項１２】連続する実行周期におけるスカラ命令の
シーケンスの逐次実行のために構成されたコンピュータ
において、複数のスカラ命令の同時並列実行を支援する
インタロック解消装置であって、複数のスカラ命令であり、前記複数のスカラ命令の第１
命令は前記複数のスカラ命令の第２命令により発生され
た結果をオペランドとして用いる複数のスカラ命令を同
時実行するために受ける命令レジスタ手段と、前記複数のスカラ命令の実行に際して用いられる複数の
オペランドをほぼ同時に与えるオペランド手段と、前記命令レジスタ手段に接続され、前記複数のスカラ命
令を実行する演算を指示する制御信号を発生する制御手
段と、前記オペランド手段および前記制御手段に接続され、前
記制御信号および前記複数のオペランドに応じて、単一
実行周期において、第１および第２命令の同時実行に対
応する単一の結果を発生するインタロック解消実行手段
とを備えるインタロック解消装置。
【請求項１３】前記インタロック解消実行手段は、３つ
のオペランドに応じて単一の加算結果を発生する加算器
を備える請求項１２記載の装置。
【請求項１４】前記加算器はキャリ保存加算器を備え、
このキャリ保存加算器は、このキャリ保存加算器の２つ
の出力に応じて１つの出力を発生するキャリ保存加算器
に接続されたキャリ・ルックアヘッド加算器の３つのオ
ペランドに応じて２つの出力を発生する請求項１３記載
の装置。
【請求項１５】前記インタロック解消実行手段はさら
に、前記オペランド手段および前記加算器に接続されて
オペランドに対する論理機能を実行して論理結果を発生
する論理手段を備え、前記加算器は前記論理結果および
前記オペランドの１つに応じて単一の加算結果を発生す
る請求項１３記載の装置。
【請求項１６】前記インタロック解消実行手段は、前記
オペランド手段および前記加算器に接続されて第１およ
び第２オペランドに対する論理機能を実行して論理結果
を発生する論理手段をさらに備え、前記インタロック解
消実行手段は前記論理結果および前記単一の加算結果に
応じて単一の結果を発生する請求項１３記載の装置。
【請求項１７】前記第１命令は論理命令であり、前記第
２命令は算術演算命令であり、さらに前記インタロック
解消実行手段は、第１および第２オペランドを結合して
論理命令により要求される論理結果を発生する論理手段
と、前記論理結果を第３オペランドと結合して前記単一
の結果を発生する算術演算手段とを備え、前記単一の結
果は前記算術演算命令の実行を表わす請求項１２記載の
装置。
【請求項１８】前記第１命令は算術演算命令であり、前
記第２命令は論理命令であり、さらに前記インタロック
解消実行手段は、第１および第２オペランドを結合して
前記算術演算命令により要求される算術演算結果を発生
する算術演算手段と、前記算術演算結果を第３オペラン
ドと結合して単一結果を発生する論理手段とを備え、前
記単一結果は論理命令の実行を表わす請求項１２記載の
装置。
【請求項１９】前記第１命令は算術演算命令であり、前
記第２命令は算術演算命令であり、さらに前記インタロ
ック解消実行手段は、３つのオペランドを結合して単一
算術演算結果を発生する算術演算手段を備え、前記３つ
のオペランドは第１および第２命令の実行に際して使用
される２つのオペランドを含む請求項１２記載の装置。
【請求項２０】前記第１命令は第１論理命令であり、前
記第２命令は第２論理命令であり、さらに前記インタロ
ック解消実行手段は、第１および第２オペランドを結合
して第１論理結果を発生し、この第１論理結果が第１論
理命令により要求される第１論理手段と、前記第１論理
結果を第３オペランドと結合して第２論理を発生し、こ
の第２論理結果は第２論理命令の実行を表わし、さらに
単一の結果として与えられる第２論理手段とを備える請
求項１２記載の装置。
【請求項２１】連続する実行サイクルにおけるスカラ命
令のシーケンスの逐次実行のために構成されたコンピュ
ータにおいて、単一の実行サイクルにおける第１スカラ
命令と第２スカラ命令の同時実行を表わす結果を発生
し、前記同時実行においては前記第２スカラ命令は前記
第１スカラ命令の実行により発生された結果を要求する
実行装置であって、第１および第２スカラ命令を受ける命令レジスタ手段
と、複数のオペランドであって、これらの複数のオペランド
の少なくとも２つは第１および第２スカラ命令の実行時
に使用される複数のオペランドを受けるオペランド手段
と、前記命令手段に接続され、第１スカラ命令および第２ス
カラ命令の実行を指示する制御信号を発生する制御手段
と、この制御手段および前記オペランド手段に接続され、前
記制御信号および２つのオペランドに応じて、ある実行
サイクルにおいて、第１命令の実行に対応する結果を発
生する第１実行手段と、前記オペランド手段および前記制御手段に接続され、前
記制御信号および前記２つのオペランドを含む複数のオ
ペランドに応じて、前記実行サイクルにおいて、第１お
よび第２命令の実行に対応する単一の結果を発生する第
２実行手段とを備える実行装置。
【請求項２２】前記第１実行手段は、２つのオペランド
に応じて単一の加算結果を発生する加算器を備える請求
項２１記載の装置。
【請求項２３】前記第２実行手段は、３つのオペランド
に応じて単一の加算結果を発生する加算器を備える請求
項２１記載の装置。
【請求項２４】前記加算器は、３つのオペランドに応じ
て２つの出力を発生するキャリ保存加算器と、このキャ
リ保存加算器に接続され、このキャリ保存加算器の２つ
の出力に応じて１つの出力を発生するキャリ・ルックア
ヘッド加算器とを備える請求項２３記載の装置。