JPH0778770B2 - パス監視方式 - Google Patents
パス監視方式Info
- Publication number
- JPH0778770B2 JPH0778770B2 JP2311326A JP31132690A JPH0778770B2 JP H0778770 B2 JPH0778770 B2 JP H0778770B2 JP 2311326 A JP2311326 A JP 2311326A JP 31132690 A JP31132690 A JP 31132690A JP H0778770 B2 JPH0778770 B2 JP H0778770B2
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- JP
- Japan
- Prior art keywords
- path monitoring
- pattern
- path
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- monitoring pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- 238000012544 monitoring process Methods 0.000 title claims description 108
- 238000000034 method Methods 0.000 title claims description 14
- 238000001514 detection method Methods 0.000 description 19
- 230000015654 memory Effects 0.000 description 15
- 238000003780 insertion Methods 0.000 description 14
- 230000037431 insertion Effects 0.000 description 14
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000012806 monitoring device Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Description
本発明はパス監視方式に関し、特に、ダブルバッファメ
モリ部での信号処理の際にパスの監視を行うパス監視方
式に関する。
モリ部での信号処理の際にパスの監視を行うパス監視方
式に関する。
従来、この種のパス監視方式では、１フレームあたりパ
ス監視用パターンの挿入が常に行えるタイムスロットを
用いてパスの監視を行っていた。
ス監視用パターンの挿入が常に行えるタイムスロットを
用いてパスの監視を行っていた。
上述した従来のパス監視方式は、各フレームの常にパス
監視用パターンの挿入が可能である特定の位置にのみパ
ス監視用パターンを挿入していた。 ところで、２つのメモリを有するダブルバッファメモリ
部などでは、サブフレーム毎に２つのメモリへ交互にデ
ータが書き込まれる。このため、ダブルバッファメモリ
部では、パス監視用パターンはどちらか一方のメモリし
か通過しないことになる。 ここで、パス監視用パターンが通過する側のメモリに、
何らかの理由により障害が発生したとする。この場合、
パス監視部は、パス監視用パターンを検出・判定して、
その回路の障害を確認出来る。しかしながら、もう片方
のメモリに障害が発生した場合、パス監視用パターンに
よるパス検出・判定を行うことが出来ない。したがっ
て、その片方の回路の障害を確認することが出来ないと
いう欠点がある。 本発明の目的は、処理を行った信号のパス監視を完全に
行うことができるパス監視方式を提供することにある。
監視用パターンの挿入が可能である特定の位置にのみパ
ス監視用パターンを挿入していた。 ところで、２つのメモリを有するダブルバッファメモリ
部などでは、サブフレーム毎に２つのメモリへ交互にデ
ータが書き込まれる。このため、ダブルバッファメモリ
部では、パス監視用パターンはどちらか一方のメモリし
か通過しないことになる。 ここで、パス監視用パターンが通過する側のメモリに、
何らかの理由により障害が発生したとする。この場合、
パス監視部は、パス監視用パターンを検出・判定して、
その回路の障害を確認出来る。しかしながら、もう片方
のメモリに障害が発生した場合、パス監視用パターンに
よるパス検出・判定を行うことが出来ない。したがっ
て、その片方の回路の障害を確認することが出来ないと
いう欠点がある。 本発明の目的は、処理を行った信号のパス監視を完全に
行うことができるパス監視方式を提供することにある。
本発明によるパス監視方式は、各フレームに、常にパス
監視用パターンの挿入が可能である第１の位置と、前記
パス監視用パターンの挿入が可能になったり不可能にな
ったりする第２の位置とが存在するフレームの前記第１
及び第２の位置を用いてパスの監視を行うことを特徴と
する。 本発明の第１の態様によれば、前記第２の位置に前記パ
ス監視用パターンの挿入が可能であれば、前記第１及び
前記第２の位置に前記パス監視用パターンを挿入してパ
ス監視を行い、前記第２の位置に前記パス監視用パター
ンの挿入が不可能であれば、前記第１の位置にのみ前記
パス監視用パターンを挿入してパス監視を行う。 本発明の第２の態様によれば、前記第２の位置に前記パ
ス監視用パターンの挿入が可能であれば、前記第１及び
前記第２の位置に前記パス監視用パターンを挿入してパ
ス監視を行い、前記第２の位置に前記パス監視用パター
ンの挿入が不可能であれば、前記第１及び前記第２の位
置共に前記パス監視用パターンを挿入せずにパス監視を
行わない。
監視用パターンの挿入が可能である第１の位置と、前記
パス監視用パターンの挿入が可能になったり不可能にな
ったりする第２の位置とが存在するフレームの前記第１
及び第２の位置を用いてパスの監視を行うことを特徴と
する。 本発明の第１の態様によれば、前記第２の位置に前記パ
ス監視用パターンの挿入が可能であれば、前記第１及び
前記第２の位置に前記パス監視用パターンを挿入してパ
ス監視を行い、前記第２の位置に前記パス監視用パター
ンの挿入が不可能であれば、前記第１の位置にのみ前記
パス監視用パターンを挿入してパス監視を行う。 本発明の第２の態様によれば、前記第２の位置に前記パ
ス監視用パターンの挿入が可能であれば、前記第１及び
前記第２の位置に前記パス監視用パターンを挿入してパ
ス監視を行い、前記第２の位置に前記パス監視用パター
ンの挿入が不可能であれば、前記第１及び前記第２の位
置共に前記パス監視用パターンを挿入せずにパス監視を
行わない。
以下、本発明の実施例について図面を参照して説明す
る。 第１図を参照すると、本発明によるパス監視方式が適用
されるフレームフォーマットでは、１フレームが４つの
サブフレームから構成されている。このフレームには常
にデータは入らない部分が存在する。その部分をV4と呼
ぶことにする。さらに、場合によりデータが入ったり、
入らなかったりする部分がある。この部分をV3と呼ぶこ
とにする。 第２図に、ダブルバッファメモリ部における信号処理部
を示す。この信号処理部は、V3のデータを検出するV3デ
ータ検出部３と、パス監視用パターンを挿入するパス監
視用パターン挿入部４と、２つのメモリを有するダブル
バッファメモリ部５と、パスの監視を行うパス監視部６
とを有する。 本発明には第１及び第２の態様がある。最初に第１図乃
至第３図を参照して第１の態様について説明し、後で、
第１図、第２図および第４図を参照して第２の態様につ
いて説明する。 V3にデータが入っていなければ、パス監視用パターン挿
入部４はここにパス監視用パターンを挿入し、またV4に
も挿入する。 V3にデータが入っているとする。この場合、例えば、負
スタッフが行われたようなとき、パス監視用パターン挿
入部４はV3にパス監視用パターンを挿入することが出来
ない。このようなとき、本発明の第１の態様では、パス
監視用パターン挿入部４はV4にのみパス監視用パターン
を挿入し、そのことをパス監視部６に通知し、ダブルバ
ッファメモリ部５の片方のメモリだけのパス監視を行
う。 処理を終了した信号は、パス監視部６においてパスチェ
ックが行われる。V3にパス監視用パターンが挿入されて
いるときは、V3とV4に挿入されたパス監視用パターンが
等しければ、信号処理部の回路が正常であることが確認
できる。 V4にのみパス監視用パターンが挿入されている場合、処
理を終了した後のパス監視用パターンが挿入されたパス
監視用パターンと等しければ、片方の信号処理部の回路
が正常であることが確認できる。 また、それぞれの場合とも、処理を終了した後のパス監
視用パターンが挿入されたパス監視用パターンと異なっ
ていれば、信号処理部で何らかの障害が発生したことが
確認できる。 例えば、次に述べるようなパス監視方法が考えられる。 パス監視用パターン挿入部４は、第３図に示されるよう
に、フレーム毎に２種類のパターンを交互に挿入する。
（例えば、パターン（Ｉ）…□、パターン（II）…△） V3のデータを検出すると、V3データ検出部３は、パス監
視用パターン挿入部４とパス監視部６にその旨を通知す
る。この通知を受けると、パス監視用パターン挿入部４
はV4にのみパス監視用パターンを挿入し、パス監視部６
はV4に挿入されたパス監視用パターンを監視して、パス
チェックを行う。 パス監視部６において、検出したパス監視用パターンが
□、△の交番パターン及び△、□の逆交番パターンの両
方について常時判定する。どちらかの検出回路が前回、
今回の２回連続正しい場合に、信号処理が正しく行われ
たことになる。すなわち、図示は省略するが、パス監視
部６は、第一検出回路と、第二検出回路と、結果判定部
とを有する。第一検出回路は第一発生器と第一比較部と
から成り、第二検出回路は第二発生器と第二比較部とか
ら成る。第一検出回路の第一発生器は第一比較パターン
として□、△の交番パターンを生成し、第二検出回路の
第二発生器は第二比較パターンとして△、□の逆交番パ
ターンを生成する。第一検出回路の第一比較部は検出さ
れたパスパターンと第一発生器より発生された第一比較
パターンとを比較し、その第一判定結果を結果判定部に
出力する。第二検出回路の第二比較部は検出されたパス
パターンと第二発生器より発生された第二比較パターン
とを比較し、その第二判定結果を結果判定部に出力す
る。結果判定部は第一検出回路の第一比較部より出力さ
れた第一判定結果と第二検出回路の第二比較部より出力
された第二判定結果とに基づいて最終的な判定を行い、
その最終的な判定結果をフレーム判定結果として出力す
る。 ここで、第３図において、「×」記号はV3またはV4より
検出したパスパターンが不正パターンであることを意味
し、「−」記号は判定結果が不定であることを意味す
る。また、空欄はV3の領域にデータが挿入されているこ
とを意味する。よって、この場合、第一検出回路および
第二検出回路の各々の比較部は、V4に挿入されたパス監
視用パターン（検出されたパスパターン）と比較パター
ンとを比較する。 次に、第１図、第２図および第４図を参照して第２の態
様について説明する。 この第２の態様においても、フレームフォーマットが第
１図に示されたものであるとする。 V3にデータが入っていなければ、パス監視用パターン挿
入部４はここにパス監視用パターンを挿入し、またV4に
も挿入する。 V3にデータが入っているとする。この場合、例えば、負
スタッフが行われたようなとき、パス監視用パターン挿
入部４はV3にパス監視用パターンを挿入することが出来
ない。このようなとき、本発明の第２の態様では、パス
監視用パターン挿入部４はV4にもパス監視用パターンを
挿入せず、そのことをパス監視部６に通知して、パス監
視を中止する。 処理を終了した信号は、パス監視部６においてV3にパス
監視用パターンが挿入されている場合にパスチェックが
行われる。V3とV4に挿入されたパス監視用パターンが等
しければ、信号処理部の回路が正常であることが確認で
きる。 もし、V3、V4のうちV3もしくはV4、又は両方の処理を終
了した後のパス監視用パターンが挿入されたパス監視用
パターンと異なっていた場合、信号処理部で何らかの障
害が発生したことが確認できる。 例えば、次に述べるようなパス監視方法が考えられる。 この例でも、第２図に示されたダブルバッファメモリ部
５における信号処理部について考える。 パス監視用パターン挿入部４は、第４図に示されるよう
に、フレーム毎に２種類のパターンを交互に挿入する。
（例えば、パターン（Ｉ）…□、パターン（II）…△） V3のデータを検出すると、V3データ検出部３は、パス監
視用パターン挿入部４とパス監視部６にその旨を通知し
て、パス監視用パターンの挿入とパスチェックを禁止す
る。 パス監視部６において、検出したパス監視用パターンが
□、△の交番パターン及び△、□の逆交番パターンの両
方について常時判定する。どちらかの検出回路が前回、
今回の２回連続正しい場合に、信号処理が正しく行われ
たことになる。尚、第４図において、「×」記号は第３
図の場合と同様に、V3またはV4より検出したパスパター
ンが不正パターンであることを意味し、「−」記号は判
定結果が不定であることを意味する。
る。 第１図を参照すると、本発明によるパス監視方式が適用
されるフレームフォーマットでは、１フレームが４つの
サブフレームから構成されている。このフレームには常
にデータは入らない部分が存在する。その部分をV4と呼
ぶことにする。さらに、場合によりデータが入ったり、
入らなかったりする部分がある。この部分をV3と呼ぶこ
とにする。 第２図に、ダブルバッファメモリ部における信号処理部
を示す。この信号処理部は、V3のデータを検出するV3デ
ータ検出部３と、パス監視用パターンを挿入するパス監
視用パターン挿入部４と、２つのメモリを有するダブル
バッファメモリ部５と、パスの監視を行うパス監視部６
とを有する。 本発明には第１及び第２の態様がある。最初に第１図乃
至第３図を参照して第１の態様について説明し、後で、
第１図、第２図および第４図を参照して第２の態様につ
いて説明する。 V3にデータが入っていなければ、パス監視用パターン挿
入部４はここにパス監視用パターンを挿入し、またV4に
も挿入する。 V3にデータが入っているとする。この場合、例えば、負
スタッフが行われたようなとき、パス監視用パターン挿
入部４はV3にパス監視用パターンを挿入することが出来
ない。このようなとき、本発明の第１の態様では、パス
監視用パターン挿入部４はV4にのみパス監視用パターン
を挿入し、そのことをパス監視部６に通知し、ダブルバ
ッファメモリ部５の片方のメモリだけのパス監視を行
う。 処理を終了した信号は、パス監視部６においてパスチェ
ックが行われる。V3にパス監視用パターンが挿入されて
いるときは、V3とV4に挿入されたパス監視用パターンが
等しければ、信号処理部の回路が正常であることが確認
できる。 V4にのみパス監視用パターンが挿入されている場合、処
理を終了した後のパス監視用パターンが挿入されたパス
監視用パターンと等しければ、片方の信号処理部の回路
が正常であることが確認できる。 また、それぞれの場合とも、処理を終了した後のパス監
視用パターンが挿入されたパス監視用パターンと異なっ
ていれば、信号処理部で何らかの障害が発生したことが
確認できる。 例えば、次に述べるようなパス監視方法が考えられる。 パス監視用パターン挿入部４は、第３図に示されるよう
に、フレーム毎に２種類のパターンを交互に挿入する。
（例えば、パターン（Ｉ）…□、パターン（II）…△） V3のデータを検出すると、V3データ検出部３は、パス監
視用パターン挿入部４とパス監視部６にその旨を通知す
る。この通知を受けると、パス監視用パターン挿入部４
はV4にのみパス監視用パターンを挿入し、パス監視部６
はV4に挿入されたパス監視用パターンを監視して、パス
チェックを行う。 パス監視部６において、検出したパス監視用パターンが
□、△の交番パターン及び△、□の逆交番パターンの両
方について常時判定する。どちらかの検出回路が前回、
今回の２回連続正しい場合に、信号処理が正しく行われ
たことになる。すなわち、図示は省略するが、パス監視
部６は、第一検出回路と、第二検出回路と、結果判定部
とを有する。第一検出回路は第一発生器と第一比較部と
から成り、第二検出回路は第二発生器と第二比較部とか
ら成る。第一検出回路の第一発生器は第一比較パターン
として□、△の交番パターンを生成し、第二検出回路の
第二発生器は第二比較パターンとして△、□の逆交番パ
ターンを生成する。第一検出回路の第一比較部は検出さ
れたパスパターンと第一発生器より発生された第一比較
パターンとを比較し、その第一判定結果を結果判定部に
出力する。第二検出回路の第二比較部は検出されたパス
パターンと第二発生器より発生された第二比較パターン
とを比較し、その第二判定結果を結果判定部に出力す
る。結果判定部は第一検出回路の第一比較部より出力さ
れた第一判定結果と第二検出回路の第二比較部より出力
された第二判定結果とに基づいて最終的な判定を行い、
その最終的な判定結果をフレーム判定結果として出力す
る。 ここで、第３図において、「×」記号はV3またはV4より
検出したパスパターンが不正パターンであることを意味
し、「−」記号は判定結果が不定であることを意味す
る。また、空欄はV3の領域にデータが挿入されているこ
とを意味する。よって、この場合、第一検出回路および
第二検出回路の各々の比較部は、V4に挿入されたパス監
視用パターン（検出されたパスパターン）と比較パター
ンとを比較する。 次に、第１図、第２図および第４図を参照して第２の態
様について説明する。 この第２の態様においても、フレームフォーマットが第
１図に示されたものであるとする。 V3にデータが入っていなければ、パス監視用パターン挿
入部４はここにパス監視用パターンを挿入し、またV4に
も挿入する。 V3にデータが入っているとする。この場合、例えば、負
スタッフが行われたようなとき、パス監視用パターン挿
入部４はV3にパス監視用パターンを挿入することが出来
ない。このようなとき、本発明の第２の態様では、パス
監視用パターン挿入部４はV4にもパス監視用パターンを
挿入せず、そのことをパス監視部６に通知して、パス監
視を中止する。 処理を終了した信号は、パス監視部６においてV3にパス
監視用パターンが挿入されている場合にパスチェックが
行われる。V3とV4に挿入されたパス監視用パターンが等
しければ、信号処理部の回路が正常であることが確認で
きる。 もし、V3、V4のうちV3もしくはV4、又は両方の処理を終
了した後のパス監視用パターンが挿入されたパス監視用
パターンと異なっていた場合、信号処理部で何らかの障
害が発生したことが確認できる。 例えば、次に述べるようなパス監視方法が考えられる。 この例でも、第２図に示されたダブルバッファメモリ部
５における信号処理部について考える。 パス監視用パターン挿入部４は、第４図に示されるよう
に、フレーム毎に２種類のパターンを交互に挿入する。
（例えば、パターン（Ｉ）…□、パターン（II）…△） V3のデータを検出すると、V3データ検出部３は、パス監
視用パターン挿入部４とパス監視部６にその旨を通知し
て、パス監視用パターンの挿入とパスチェックを禁止す
る。 パス監視部６において、検出したパス監視用パターンが
□、△の交番パターン及び△、□の逆交番パターンの両
方について常時判定する。どちらかの検出回路が前回、
今回の２回連続正しい場合に、信号処理が正しく行われ
たことになる。尚、第４図において、「×」記号は第３
図の場合と同様に、V3またはV4より検出したパスパター
ンが不正パターンであることを意味し、「−」記号は判
定結果が不定であることを意味する。
以上説明したように、本発明のパス監視方式を採用すれ
ば、処理を行った信号のパス監視を完全に行えるという
効果がある。
ば、処理を行った信号のパス監視を完全に行えるという
効果がある。
第１図は本発明によるパス監視方式が適用されるフレー
ムフォーマットを示す図、第２図は本発明によりパス監
視方式を実現するパス監視装置を示すブロック図、第３
図は本発明の第１の態様による第２図中のパス監視部に
おけるフレーム判定例、第４図は本発明の第２の態様に
よる第２図中のパス監視部におけるフレーム判定例であ
る。 ３…V3データ検出部、４…パス監視用パターン挿入部、
５…ダブルバッファメモリ部、６…パス監視部。
ムフォーマットを示す図、第２図は本発明によりパス監
視方式を実現するパス監視装置を示すブロック図、第３
図は本発明の第１の態様による第２図中のパス監視部に
おけるフレーム判定例、第４図は本発明の第２の態様に
よる第２図中のパス監視部におけるフレーム判定例であ
る。 ３…V3データ検出部、４…パス監視用パターン挿入部、
５…ダブルバッファメモリ部、６…パス監視部。
Claims (3)
- 【請求項１】各フレームに、常にパス監視用パターンの
挿入が可能である第１の位置と、前記パス監視用パター
ンの挿入が可能になったり不可能になったりする第２の
位置とが存在するフレームの前記第１及び第２の位置を
用いてパスの監視を行うことを特徴とするパス監視方
式。 - 【請求項２】前記第２の位置に前記パス監視用パターン
の挿入が可能であれば、前記第１及び前記第２の位置に
前記パス監視用パターンを挿入してパス監視を行い、前
記第２の位置に前記パス監視用パターンの挿入が不可能
であれば、前記第１の位置にのみ前記パス監視用パター
ンを挿入してパス監視を行う請求項１記載のパス監視方
式。 - 【請求項３】前記第２の位置に前記パス監視用パターン
の挿入が可能であれば、前記第１及び前記第２の位置に
前記パス監視用パターンを挿入してパス監視を行い、前
記第２の位置に前記パス監視用パターンの挿入が不可能
であれば、前記第１及び前記第２の位置共に前記パス監
視用パターンを挿入せずにパス監視を行わない請求項１
記載のパス監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311326A JPH0778770B2 (ja) | 1990-11-19 | 1990-11-19 | パス監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311326A JPH0778770B2 (ja) | 1990-11-19 | 1990-11-19 | パス監視方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04182746A JPH04182746A (ja) | 1992-06-30 |
| JPH0778770B2 true JPH0778770B2 (ja) | 1995-08-23 |
Family
ID=18015788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2311326A Expired - Lifetime JPH0778770B2 (ja) | 1990-11-19 | 1990-11-19 | パス監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778770B2 (ja) |
-
1990
- 1990-11-19 JP JP2311326A patent/JPH0778770B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04182746A (ja) | 1992-06-30 |
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