JPH077889B2 - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPH077889B2 JPH077889B2 JP1276924A JP27692489A JPH077889B2 JP H077889 B2 JPH077889 B2 JP H077889B2 JP 1276924 A JP1276924 A JP 1276924A JP 27692489 A JP27692489 A JP 27692489A JP H077889 B2 JPH077889 B2 JP H077889B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、演算増幅回路を関し、特に高利得とするため
増幅段を多段接続し、出力を飽和させたときの異常発振
の防止回路に関する。
増幅段を多段接続し、出力を飽和させたときの異常発振
の防止回路に関する。
第２図は従来の演算増幅回路を示す回路図、第３図は演
算増幅回路のブロック図、第４図はそのブロック図、第
５図は飽和したときの第２図の回路の周波数特性を示す
特性図である。
算増幅回路のブロック図、第４図はそのブロック図、第
５図は飽和したときの第２図の回路の周波数特性を示す
特性図である。
第２図において、の従来の演算増幅回路は、差動対をな
すNPNトランジスタ（以下Trと略す）6,7,及びその負荷
となる抵抗8,9と、入力Tr保護用ダイオード10,11と、定
電流源であるTr12と抵抗13,14と定電圧源15とにより構
成された初段差動増幅段を備え、さらにこの初段差動増
幅段の出力をベース入力としてエミッタホロアNPNTr16,
17と、これらのエミッタと低電位端２との間に各々設け
られた定電流源18,19と、差動対をなすPNPTr20,21,及び
その負荷となるカレントミラー回路のNPNTr23,ダイオー
ド22と、差動対PNPTr20,21のエミッタに接続された定電
流源24で構成する次段増幅段を備え、前記PNPTr21とNPN
Tr23の共通コレクタをベース入力とするエミッタホロア
NPNTr24と、抵抗25,NPNTr26により構成される増幅段
と、このNPNTr26のコレクタをベース入力するエミッタ
ホロワPNPNTr27と、NPNTr32のエミッタと定電圧端２と
の間に設けられた定電流源28とともに、コンプリメンタ
リプッシュプル出力段を構成するNPNTr29,PNPTr30,抵抗
31,NPNTr32のベースと高電位端１とに接続された定電流
源33とにより構成される出力回路を備え、前記出力段と
各段にバイアス電流を供給するためのカレントミラー回
路を構成するPNPTr34,35と抵抗36,37,及び定電流源38と
を含み、高利得の演算増幅回路を構成している。
すNPNトランジスタ（以下Trと略す）6,7,及びその負荷
となる抵抗8,9と、入力Tr保護用ダイオード10,11と、定
電流源であるTr12と抵抗13,14と定電圧源15とにより構
成された初段差動増幅段を備え、さらにこの初段差動増
幅段の出力をベース入力としてエミッタホロアNPNTr16,
17と、これらのエミッタと低電位端２との間に各々設け
られた定電流源18,19と、差動対をなすPNPTr20,21,及び
その負荷となるカレントミラー回路のNPNTr23,ダイオー
ド22と、差動対PNPTr20,21のエミッタに接続された定電
流源24で構成する次段増幅段を備え、前記PNPTr21とNPN
Tr23の共通コレクタをベース入力とするエミッタホロア
NPNTr24と、抵抗25,NPNTr26により構成される増幅段
と、このNPNTr26のコレクタをベース入力するエミッタ
ホロワPNPNTr27と、NPNTr32のエミッタと定電圧端２と
の間に設けられた定電流源28とともに、コンプリメンタ
リプッシュプル出力段を構成するNPNTr29,PNPTr30,抵抗
31,NPNTr32のベースと高電位端１とに接続された定電流
源33とにより構成される出力回路を備え、前記出力段と
各段にバイアス電流を供給するためのカレントミラー回
路を構成するPNPTr34,35と抵抗36,37,及び定電流源38と
を含み、高利得の演算増幅回路を構成している。
次に、本演算増幅回路の動作としては、入力端3,4の入
力信号は、初段差動増幅段により増幅され、その出力は
通常のPNP入力型の演算増幅回路に、エミッタホロワTr1
6,17を介して接続され、コンプリメンタリ・プッシュフ
ル出力のNPNTr29とPNPTr30との共通エミッタである出力
端５に増幅された入力信号が出力される。
力信号は、初段差動増幅段により増幅され、その出力は
通常のPNP入力型の演算増幅回路に、エミッタホロワTr1
6,17を介して接続され、コンプリメンタリ・プッシュフ
ル出力のNPNTr29とPNPTr30との共通エミッタである出力
端５に増幅された入力信号が出力される。
第３図は、一般的に演算増幅回路を示すブロック図であ
る。第３図において、入力端子から1kΩを抵抗を介して
（＋）入力端子３に入力され、出力端子５は1kΩ抵抗を
介して（−）入力端子４に入力される。
る。第３図において、入力端子から1kΩを抵抗を介して
（＋）入力端子３に入力され、出力端子５は1kΩ抵抗を
介して（−）入力端子４に入力される。
本演算増幅回路においては負帰還で使用されるので、入
力から出力への回路には、最低180゜のDC位置偏移が本
来加わっており、第３図の様な総合利得〔１〕の閉ルー
プで安定に動作させるためには、入力から出力への全位
相偏移が360゜を超えないように、位相補償を行なわな
ければならない。
力から出力への回路には、最低180゜のDC位置偏移が本
来加わっており、第３図の様な総合利得〔１〕の閉ルー
プで安定に動作させるためには、入力から出力への全位
相偏移が360゜を超えないように、位相補償を行なわな
ければならない。
第４図は、このような位相補償を行った演算増幅器を示
すブロック図である。第４図において、（＋），（−）
入力端子3,4をベースに有する差動トランジスタ対と、
抵抗8,9と、一端が第２の電源２に接続された定電流源
とからなる初段差動増幅回路と、第１の電源１と（＋）
入力との間のコンデンサ39と出力端子５と（−）入力と
の間の抵抗41,コンデンサ40の直列体とを有する次段差
動増幅回路からなる。
すブロック図である。第４図において、（＋），（−）
入力端子3,4をベースに有する差動トランジスタ対と、
抵抗8,9と、一端が第２の電源２に接続された定電流源
とからなる初段差動増幅回路と、第１の電源１と（＋）
入力との間のコンデンサ39と出力端子５と（−）入力と
の間の抵抗41,コンデンサ40の直列体とを有する次段差
動増幅回路からなる。
本演算増幅回路では、コンデンサ39,40と抵抗41とによ
り、フィード・フォワード位相補償を行ない、第５図の
ような全体として6dB/オクターブの安定な周波数特性と
している。
り、フィード・フォワード位相補償を行ない、第５図の
ような全体として6dB/オクターブの安定な周波数特性と
している。
第５図において、6dB/オクターブの特性で利得が減衰す
ると共に、位相偏移は7MHzまで一定で、これを越えると
大となる。利得〔１〕での位相偏移は充分である。
ると共に、位相偏移は7MHzまで一定で、これを越えると
大となる。利得〔１〕での位相偏移は充分である。
前述した従来の高利得な演算増幅回路は、高利得をする
ため、NPNTr6,7の初段差動増幅段と、次段のPNP入力型
の演算増幅回路とによる増幅回路の多段接続構成となっ
ているので、第５図のように、開ループ利得は数＋dB
と、120dB程度との利得が合成されたものである。
ため、NPNTr6,7の初段差動増幅段と、次段のPNP入力型
の演算増幅回路とによる増幅回路の多段接続構成となっ
ているので、第５図のように、開ループ利得は数＋dB
と、120dB程度との利得が合成されたものである。
ここで、出力を正に振らせて飽和させた場合、飽和の程
度が浅いとき、回路の周波数特性は第６図のような利得
と位相偏移となり、出力NPNTr29のドライブ用PNPTr34の
飽和により、位相偏移が進み、NPNTr24,26がしゃ断方向
に向うため、利得も落ちるが、初段差動増幅段と利得が
数＋dB残るため、区間Ａにおいて位相偏移が360゜で利
得が１以上あり、発振条件を満足してしまうことにな
り、出力端に、位相補償に関係した数＋乃至数百KHzの
発振が発生するという欠点がある。
度が浅いとき、回路の周波数特性は第６図のような利得
と位相偏移となり、出力NPNTr29のドライブ用PNPTr34の
飽和により、位相偏移が進み、NPNTr24,26がしゃ断方向
に向うため、利得も落ちるが、初段差動増幅段と利得が
数＋dB残るため、区間Ａにおいて位相偏移が360゜で利
得が１以上あり、発振条件を満足してしまうことにな
り、出力端に、位相補償に関係した数＋乃至数百KHzの
発振が発生するという欠点がある。
本発明の目的は、前記欠点が解決され、高域におてい発
振が生じないようにした演算増幅回路を提供することに
ある。
振が生じないようにした演算増幅回路を提供することに
ある。
本発明の構成は、初段差動増幅回路と次段差動増幅回路
とを備えた演算増幅回路において、前記次段差動増幅回
路の出力が飽和したことを検出する手段と、前記手段に
おいて検出された飽和信号によって前記初段差動増幅回
路の利得を制御する手段とを設けたことを特徴とする。
とを備えた演算増幅回路において、前記次段差動増幅回
路の出力が飽和したことを検出する手段と、前記手段に
おいて検出された飽和信号によって前記初段差動増幅回
路の利得を制御する手段とを設けたことを特徴とする。
次に本発明について、図面を用いて説明する。
第１図は本発明の一実施例の演算増幅回路を示す回路図
である。第１図において、本実施例の演算増幅回路は、
従来の第２図回路に出力の飽和を検出するNPNTr42,NPNT
r43,抵抗44と、初段差動増幅段にプリドライブ用の第２
の定電流源45とを設けたものである。本実施例の演算増
幅回路は、飽和時を除く回路動作では、従来例と同じで
あるが、総合利得数＋dBから最悪条件の第３図のような
総合利得〔１〕での使用で、出力を正に飽和させたとき
の動作が異なり、出力段NPNTr29のドライブ用Tr34の飽
和を、PNPTr42と抵抗44とで検出して、NPNTr43により初
段差動増幅回路の第１の定電流源のNPNTr12をしゃ断
し、第２の定電流源45で初段差動増幅段の利得を〔１〕
以下とし、入力信号は利得〔１〕以下で、次段演算増幅
回路に入力されるので、回路全体の利得と位相偏移動は
第６図のように、区間Ｂ内において位相偏移動が360゜
で利得は〔１〕となり、発振条件を満足しない様にでき
る。
である。第１図において、本実施例の演算増幅回路は、
従来の第２図回路に出力の飽和を検出するNPNTr42,NPNT
r43,抵抗44と、初段差動増幅段にプリドライブ用の第２
の定電流源45とを設けたものである。本実施例の演算増
幅回路は、飽和時を除く回路動作では、従来例と同じで
あるが、総合利得数＋dBから最悪条件の第３図のような
総合利得〔１〕での使用で、出力を正に飽和させたとき
の動作が異なり、出力段NPNTr29のドライブ用Tr34の飽
和を、PNPTr42と抵抗44とで検出して、NPNTr43により初
段差動増幅回路の第１の定電流源のNPNTr12をしゃ断
し、第２の定電流源45で初段差動増幅段の利得を〔１〕
以下とし、入力信号は利得〔１〕以下で、次段演算増幅
回路に入力されるので、回路全体の利得と位相偏移動は
第６図のように、区間Ｂ内において位相偏移動が360゜
で利得は〔１〕となり、発振条件を満足しない様にでき
る。
以上説明したように、本発明は、出力端子の飽和を検出
し、初段差動増幅段の利得を減少することにより、総合
利得〔１〕で出力を飽和させたときの発振を防止するこ
とができる効果がある。
し、初段差動増幅段の利得を減少することにより、総合
利得〔１〕で出力を飽和させたときの発振を防止するこ
とができる効果がある。
第１図は本発明の一実施例の演算増幅回路を示す回路
図、第２図は従来の演算増幅回路を示す回路図、第３図
は演算増幅回路の総合利得〔１〕とした場合の回路ブロ
ック図、第４図は第２図の演算増幅回路のブロック図、
第５図は第２図の回路の周波数特性を示す特性図、第６
図は従来例の出力飽和時の周波数特性を示す特性図、第
７図は第１図の回路の出力飽和時の周波数特性を示す特
性図である。 １……高電位電源、２……低電位電源、３……非反転入
力端子、４……反転入力端子、５……出力端子、8,9,1
3,14,25,31,36,37,41,44……抵抗、6,7,12,16,17,23,2
4,26,29,32,43……NPNトランジスタ、20,21,27,30,34,3
5,42……PNPトランジスタ、18,19,24,28,33,38,45……
定電流源、10,11……ダイオード、39,40……コンデン
サ。
図、第２図は従来の演算増幅回路を示す回路図、第３図
は演算増幅回路の総合利得〔１〕とした場合の回路ブロ
ック図、第４図は第２図の演算増幅回路のブロック図、
第５図は第２図の回路の周波数特性を示す特性図、第６
図は従来例の出力飽和時の周波数特性を示す特性図、第
７図は第１図の回路の出力飽和時の周波数特性を示す特
性図である。 １……高電位電源、２……低電位電源、３……非反転入
力端子、４……反転入力端子、５……出力端子、8,9,1
3,14,25,31,36,37,41,44……抵抗、6,7,12,16,17,23,2
4,26,29,32,43……NPNトランジスタ、20,21,27,30,34,3
5,42……PNPトランジスタ、18,19,24,28,33,38,45……
定電流源、10,11……ダイオード、39,40……コンデン
サ。
Claims (1)
- 【請求項１】初段差動増幅回路と次段差動増幅回路とを
備えた演算増幅回路において、前記次段差動増幅回路の
出力が飽和したことを検出する手段と、前記手段におい
て検出された飽和信号によって前記初段差動増幅回路の
利得を制御する手段とを設けたことを特徴とする演算増
幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276924A JPH077889B2 (ja) | 1989-10-23 | 1989-10-23 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276924A JPH077889B2 (ja) | 1989-10-23 | 1989-10-23 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03136506A JPH03136506A (ja) | 1991-06-11 |
| JPH077889B2 true JPH077889B2 (ja) | 1995-01-30 |
Family
ID=17576295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1276924A Expired - Fee Related JPH077889B2 (ja) | 1989-10-23 | 1989-10-23 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077889B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5642078A (en) * | 1995-09-29 | 1997-06-24 | Crystal Semiconductor Corporation | Amplifier having frequency compensation by gain degeneration |
-
1989
- 1989-10-23 JP JP1276924A patent/JPH077889B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03136506A (ja) | 1991-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |