JPH0778997A - 表示素子用基板の製造方法 - Google Patents
表示素子用基板の製造方法Info
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- JPH0778997A JPH0778997A JP7941094A JP7941094A JPH0778997A JP H0778997 A JPH0778997 A JP H0778997A JP 7941094 A JP7941094 A JP 7941094A JP 7941094 A JP7941094 A JP 7941094A JP H0778997 A JPH0778997 A JP H0778997A
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Abstract
(57)【要約】
【目的】 表示素子用基板に形成される薄膜トランジス
タの水素化処理を簡略化及び効率化する。 【構成】 表示素子用基板は、多結晶半導体薄膜２を素
子領域とする薄膜トランジスタ４と、該薄膜トランジス
タ４により駆動される画素電極８と、該薄膜トランジス
タ４の配線電極とが集積的に形成されている。かかる表
示素子用基板の製造方法において、先ず薄膜トランジス
タ４を形成した後、絶縁性及び吸湿性を有する層間膜５
を成膜する堆積工程を行なう。次に、層間膜５の上に水
素拡散阻止性のキャップ膜６を成膜する被覆工程を行な
う。最後に、層間膜５に捕捉された水分を加熱分解して
水素を発生させ、且つキャップ膜６と反対側に拡散して
多結晶半導体薄膜２に導入する水素化工程を行なう。
タの水素化処理を簡略化及び効率化する。 【構成】 表示素子用基板は、多結晶半導体薄膜２を素
子領域とする薄膜トランジスタ４と、該薄膜トランジス
タ４により駆動される画素電極８と、該薄膜トランジス
タ４の配線電極とが集積的に形成されている。かかる表
示素子用基板の製造方法において、先ず薄膜トランジス
タ４を形成した後、絶縁性及び吸湿性を有する層間膜５
を成膜する堆積工程を行なう。次に、層間膜５の上に水
素拡散阻止性のキャップ膜６を成膜する被覆工程を行な
う。最後に、層間膜５に捕捉された水分を加熱分解して
水素を発生させ、且つキャップ膜６と反対側に拡散して
多結晶半導体薄膜２に導入する水素化工程を行なう。
Description
【０００１】
【産業上の利用分野】本発明は、多結晶半導体薄膜を素
子領域とする薄膜トランジスタと、該薄膜トランジスタ
により駆動される画素電極と、該薄膜トランジスタの配
線電極とが集積的に形成された表示素子用基板の製造方
法に関する。より詳しくは、多結晶半導体薄膜の水素化
処理技術に関する。
子領域とする薄膜トランジスタと、該薄膜トランジスタ
により駆動される画素電極と、該薄膜トランジスタの配
線電極とが集積的に形成された表示素子用基板の製造方
法に関する。より詳しくは、多結晶半導体薄膜の水素化
処理技術に関する。
【０００２】
【従来の技術】図７を参照して、従来の水素化処理方法
を簡潔に説明する。図示する様に、絶縁基板１０１の表
面には多結晶シリコン薄膜１０２が所定の形状にパタニ
ングされており素子領域を形成する。多結晶シリコン薄
膜１０２には不純物が高濃度に拡散されたソース領域Ｓ
とドレイン領域Ｄとが形成されており両者の間にチャネ
ル領域Ｃｈが設けられる。チャネル領域Ｃｈの上方には
ゲート酸化膜１０３及びゲート窒化膜１０４を介してゲ
ート電極Ｇが形成されており、薄膜トランジスタ（ＴＦ
Ｔ）を構成する。このＴＦＴは第１層間絶縁膜１０５に
より被覆されている。この第１層間絶縁膜１０５に設け
られた第１コンタクトホールを介して配線電極１０６が
ソース領域Ｓに電気接続されている。第１層間絶縁膜１
０５の上にはさらに第２層間絶縁膜１０７が成膜され
る。この第２層間絶縁膜１０７の上にはＩＴＯ等の透明
導電膜からなる画素電極１０８がパタニング形成されて
おり、第２コンタクトホールを介してＴＦＴのドレイン
領域Ｄに電気接続されている。第２層間絶縁膜１０７の
表面にはオーバーパッシベーション膜としてＰ−ＳｉＮ
膜１０９がパタニング形成される。Ｐ−ＳｉＮ膜１０９
は比較的ポーラスな構造を有するとともに相当量の水素
原子を含有しており水素供給源である。ＴＦＴを形成し
た後Ｐ−ＳｉＮ膜１０９を成膜しアニールを行なう事に
より、水素原子が拡散し第２層間絶縁膜１０７、第１層
間絶縁膜１０５、ゲート酸化膜１０３等を通過して多結
晶シリコン薄膜１０２中に導入できる。水素化処理によ
って導入された水素原子は多結晶シリコン薄膜１０２の
結晶粒界に拡散しダングリングボンドと結合する為、ト
ラップ密度は小さくなり障壁ポテンシャルが低くなる。
この為多結晶シリコンＴＦＴ内でのキャリア移動度が高
くなりオン電流を増加できる。又トラップ準位が減少す
る事によりリーク電流を抑制できる。さらには、導入さ
れた水素原子の一部は多結晶シリコン薄膜とゲート酸化
膜の境界にある界面準位とも結合するので、トランジス
タの閾値電圧を低くできる。
を簡潔に説明する。図示する様に、絶縁基板１０１の表
面には多結晶シリコン薄膜１０２が所定の形状にパタニ
ングされており素子領域を形成する。多結晶シリコン薄
膜１０２には不純物が高濃度に拡散されたソース領域Ｓ
とドレイン領域Ｄとが形成されており両者の間にチャネ
ル領域Ｃｈが設けられる。チャネル領域Ｃｈの上方には
ゲート酸化膜１０３及びゲート窒化膜１０４を介してゲ
ート電極Ｇが形成されており、薄膜トランジスタ（ＴＦ
Ｔ）を構成する。このＴＦＴは第１層間絶縁膜１０５に
より被覆されている。この第１層間絶縁膜１０５に設け
られた第１コンタクトホールを介して配線電極１０６が
ソース領域Ｓに電気接続されている。第１層間絶縁膜１
０５の上にはさらに第２層間絶縁膜１０７が成膜され
る。この第２層間絶縁膜１０７の上にはＩＴＯ等の透明
導電膜からなる画素電極１０８がパタニング形成されて
おり、第２コンタクトホールを介してＴＦＴのドレイン
領域Ｄに電気接続されている。第２層間絶縁膜１０７の
表面にはオーバーパッシベーション膜としてＰ−ＳｉＮ
膜１０９がパタニング形成される。Ｐ−ＳｉＮ膜１０９
は比較的ポーラスな構造を有するとともに相当量の水素
原子を含有しており水素供給源である。ＴＦＴを形成し
た後Ｐ−ＳｉＮ膜１０９を成膜しアニールを行なう事に
より、水素原子が拡散し第２層間絶縁膜１０７、第１層
間絶縁膜１０５、ゲート酸化膜１０３等を通過して多結
晶シリコン薄膜１０２中に導入できる。水素化処理によ
って導入された水素原子は多結晶シリコン薄膜１０２の
結晶粒界に拡散しダングリングボンドと結合する為、ト
ラップ密度は小さくなり障壁ポテンシャルが低くなる。
この為多結晶シリコンＴＦＴ内でのキャリア移動度が高
くなりオン電流を増加できる。又トラップ準位が減少す
る事によりリーク電流を抑制できる。さらには、導入さ
れた水素原子の一部は多結晶シリコン薄膜とゲート酸化
膜の境界にある界面準位とも結合するので、トランジス
タの閾値電圧を低くできる。
【０００３】
【発明が解決しようとする課題】上述した従来技術にお
いて、拡散源として用いられたＰ−ＳｉＮ膜１０９は水
素を相当量含有している為、画素電極１０８を構成する
ＩＴＯと還元反応を起す惧れがある。これを防ぐ為、Ｉ
ＴＯと近接するＰ−ＳｉＮ膜の部分をフォトリソグラフ
ィー及びエッチングで除去する必要があり、コストと時
間を要する。さらに、Ｐ−ＳｉＮ膜を除去した部分は水
素化効率が悪くなる為、ＴＦＴの特性がばらつくという
課題がある。なお、他の水素化処理技術として水素プラ
ズマ中にＴＦＴを暴露して水素を導入する方法も試みら
れている。しかしながら、Ｐ−ＳｉＮ膜を水素供給源と
する方法と同様、特別な装置や追加工程等余分なコスト
と時間がかかるという課題がある。
いて、拡散源として用いられたＰ−ＳｉＮ膜１０９は水
素を相当量含有している為、画素電極１０８を構成する
ＩＴＯと還元反応を起す惧れがある。これを防ぐ為、Ｉ
ＴＯと近接するＰ−ＳｉＮ膜の部分をフォトリソグラフ
ィー及びエッチングで除去する必要があり、コストと時
間を要する。さらに、Ｐ−ＳｉＮ膜を除去した部分は水
素化効率が悪くなる為、ＴＦＴの特性がばらつくという
課題がある。なお、他の水素化処理技術として水素プラ
ズマ中にＴＦＴを暴露して水素を導入する方法も試みら
れている。しかしながら、Ｐ−ＳｉＮ膜を水素供給源と
する方法と同様、特別な装置や追加工程等余分なコスト
と時間がかかるという課題がある。
【０００４】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は効率的な水素化処理が可能な表示素
子用基板の製造方法を提供する事を目的とする。かかる
目的を達成する為に以下の手段を講じた。即ち、多結晶
半導体薄膜を素子領域とする薄膜トランジスタと、該薄
膜トランジスタにより駆動される画素電極と、該薄膜ト
ランジスタの配線電極とが集積的に形成された表示素子
用基板の製造方法において、薄膜トランジスタを形成し
た後絶縁性及び吸湿性を有する層間膜を成膜する堆積工
程と、該層間膜の上に水素拡散阻止性のキャップ膜を成
膜する被覆工程と、該層間膜に捕捉された水分を加熱分
解して水素を発生させ且つ該キャップ膜と反対側に拡散
して該多結晶半導体薄膜に導入する水素化工程とを含む
事を特徴とする。
題に鑑み、本発明は効率的な水素化処理が可能な表示素
子用基板の製造方法を提供する事を目的とする。かかる
目的を達成する為に以下の手段を講じた。即ち、多結晶
半導体薄膜を素子領域とする薄膜トランジスタと、該薄
膜トランジスタにより駆動される画素電極と、該薄膜ト
ランジスタの配線電極とが集積的に形成された表示素子
用基板の製造方法において、薄膜トランジスタを形成し
た後絶縁性及び吸湿性を有する層間膜を成膜する堆積工
程と、該層間膜の上に水素拡散阻止性のキャップ膜を成
膜する被覆工程と、該層間膜に捕捉された水分を加熱分
解して水素を発生させ且つ該キャップ膜と反対側に拡散
して該多結晶半導体薄膜に導入する水素化工程とを含む
事を特徴とする。
【０００５】前記堆積工程では、層間膜として例えばシ
リコンガラスを成膜する。このシリコンガラスは例えば
リンの含有率が８％以下のＰＳＧからなる。前記被覆工
程では、キャップ膜として例えば緻密な導体膜を成膜す
る。この導体膜はアルミニウム、チタン、タンタル、モ
リブデン、クロム、タングステンあるいは窒化チタン等
の金属材料から選択する事ができる。又は、アルミニウ
ムシリサイド、チタンシリサイド、モリブデンシリサイ
ド、クロムシリサイド又はタングステンシリサイド等の
金属シリサイドから選択する事も可能である。さらに
は、アルミニウム、チタン、モリブデン、クロム、タン
グステン、アルミニウムシリサイド、チタンシリサイ
ド、モリブデンシリサイド、クロムシリサイド及びタン
グステンシリサイド等から選択される２層以上の多層膜
で導体膜を構成する事が可能である。これらの場合、水
素化工程後、該導体膜をパタニングして配線電極に加工
する事も可能である。さらに、該配線工程後平坦化膜を
形成する平坦化工程と、該平坦化膜の上に画素電極を形
成する画素工程とを行なっても良い。
リコンガラスを成膜する。このシリコンガラスは例えば
リンの含有率が８％以下のＰＳＧからなる。前記被覆工
程では、キャップ膜として例えば緻密な導体膜を成膜す
る。この導体膜はアルミニウム、チタン、タンタル、モ
リブデン、クロム、タングステンあるいは窒化チタン等
の金属材料から選択する事ができる。又は、アルミニウ
ムシリサイド、チタンシリサイド、モリブデンシリサイ
ド、クロムシリサイド又はタングステンシリサイド等の
金属シリサイドから選択する事も可能である。さらに
は、アルミニウム、チタン、モリブデン、クロム、タン
グステン、アルミニウムシリサイド、チタンシリサイ
ド、モリブデンシリサイド、クロムシリサイド及びタン
グステンシリサイド等から選択される２層以上の多層膜
で導体膜を構成する事が可能である。これらの場合、水
素化工程後、該導体膜をパタニングして配線電極に加工
する事も可能である。さらに、該配線工程後平坦化膜を
形成する平坦化工程と、該平坦化膜の上に画素電極を形
成する画素工程とを行なっても良い。
【０００６】他の態様によれば、前記被覆工程におい
て、キャップ膜として緻密な絶縁膜を成膜しても良い。
この絶縁膜は、Ｐ−ＳｉＮ，Ｐ−ＳｉＯ，Ｐ−ＳｉＯＮ
等から選択する事ができる。この場合、水素化工程後上
記絶縁膜を除去しても良い。
て、キャップ膜として緻密な絶縁膜を成膜しても良い。
この絶縁膜は、Ｐ−ＳｉＮ，Ｐ−ＳｉＯ，Ｐ−ＳｉＯＮ
等から選択する事ができる。この場合、水素化工程後上
記絶縁膜を除去しても良い。
【０００７】好ましくは、前記水素化工程は１５０℃〜
５００℃の範囲で加熱処理を行なうものである。好まし
くは、加熱時間は１時間〜１５時間の範囲に設定され
る。この加熱処理は、好ましくは窒素ガス又は水素ガス
含有雰囲気下で行なわれる。
５００℃の範囲で加熱処理を行なうものである。好まし
くは、加熱時間は１時間〜１５時間の範囲に設定され
る。この加熱処理は、好ましくは窒素ガス又は水素ガス
含有雰囲気下で行なわれる。
【０００８】
【作用】本発明によれば、薄膜トランジスタの上に堆積
される層間膜を水素供給源として利用するものである。
即ち、この層間膜の上に水素拡散阻止性のキャップ膜を
成膜した後、該層間膜に捕捉された水分を加熱分解して
水素を発生させ多結晶半導体薄膜に導入する。このキャ
ップ膜は例えば緻密な導体膜を利用でき、水素化処理後
パタニングして配線電極やブラックマスク等に加工す
る。従って、キャップ膜は特に水素化処理用に成膜され
るものではないので、本発明にかかる水素化処理方法は
工程増をもたらす事なく実施できるという利点がある。
なお、キャップ膜は導体膜に限られるものではなく緻密
な絶縁膜を用いても良い。この場合には、該絶縁膜はそ
のまま層間膜として残しておく事もできる。
される層間膜を水素供給源として利用するものである。
即ち、この層間膜の上に水素拡散阻止性のキャップ膜を
成膜した後、該層間膜に捕捉された水分を加熱分解して
水素を発生させ多結晶半導体薄膜に導入する。このキャ
ップ膜は例えば緻密な導体膜を利用でき、水素化処理後
パタニングして配線電極やブラックマスク等に加工す
る。従って、キャップ膜は特に水素化処理用に成膜され
るものではないので、本発明にかかる水素化処理方法は
工程増をもたらす事なく実施できるという利点がある。
なお、キャップ膜は導体膜に限られるものではなく緻密
な絶縁膜を用いても良い。この場合には、該絶縁膜はそ
のまま層間膜として残しておく事もできる。
【０００９】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は、本発明にかかる表示素子用基
板の製造方法の第１実施例を示す工程図である。最初に
（１）に示す様に、ガラス基板１上にＣＶＤ等を用いて
全面的に多結晶半導体薄膜２を形成する。本例では、こ
の多結晶半導体薄膜２は多結晶シリコン（Ｐｏｌｙ−Ｓ
ｉ）からなる。次に（２）に示す様に多結晶半導体薄膜
２の表面にゲート酸化膜３を形成し、その上にゲート電
極Ｇを配置して薄膜トランジスタ（ＴＦＴ）４を作り込
む。この薄膜トランジスタ４はゲート電極Ｇの両側に不
純物が高濃度で注入されたドレイン領域Ｄ及びソース領
域Ｓを有する。
詳細に説明する。図１は、本発明にかかる表示素子用基
板の製造方法の第１実施例を示す工程図である。最初に
（１）に示す様に、ガラス基板１上にＣＶＤ等を用いて
全面的に多結晶半導体薄膜２を形成する。本例では、こ
の多結晶半導体薄膜２は多結晶シリコン（Ｐｏｌｙ−Ｓ
ｉ）からなる。次に（２）に示す様に多結晶半導体薄膜
２の表面にゲート酸化膜３を形成し、その上にゲート電
極Ｇを配置して薄膜トランジスタ（ＴＦＴ）４を作り込
む。この薄膜トランジスタ４はゲート電極Ｇの両側に不
純物が高濃度で注入されたドレイン領域Ｄ及びソース領
域Ｓを有する。
【００１０】次に（３）に示す様に、絶縁性及び吸湿性
を有する層間膜５を成膜する堆積工程を行なう。この層
間絶縁膜５は例えばシリコンガラスからなる。好ましく
は、該シリコンガラスはリンの含有率が８％以下のＰＳ
Ｇである。本例ではリン濃度が４％のＰＳＧを堆積して
いる。これは吸湿性があり水分を予め含有させる為に適
したものである。
を有する層間膜５を成膜する堆積工程を行なう。この層
間絶縁膜５は例えばシリコンガラスからなる。好ましく
は、該シリコンガラスはリンの含有率が８％以下のＰＳ
Ｇである。本例ではリン濃度が４％のＰＳＧを堆積して
いる。これは吸湿性があり水分を予め含有させる為に適
したものである。
【００１１】次に（４）に示す様に、層間膜５を局部的
にエッチングし、ＴＦＴ４のソース領域Ｓに連通するコ
ンタクトホールを開口する。続いて層間膜５の上に水素
拡散阻止性のキャップ膜６を成膜する被覆工程を行な
う。このキャップ膜６は緻密な導体膜からなり、例えば
アルミニウム、チタン、タンタル、窒化チタン等から選
択できる。本例ではアルミニウムを用いており、その厚
みを３００nm以上として十分な水素拡散阻止性を付与し
ている。続いて、該層間膜５に捕捉された水分を加熱分
解して水素を発生させ、且つ該キャップ膜６と反対側に
拡散して多結晶半導体薄膜２に導入する水素化工程を行
なう。この際の加熱温度は１５０℃〜５００℃の範囲が
適当である。１５０℃以下であると水分の加熱分解が進
行しない。逆に５００℃以上の高温にするとアルミニウ
ム等からなるキャップ膜６が溶融したり、ＰＳＧ等から
なる層間膜５が緻密化してしまう。本例では３００℃で
加熱を行なった。加熱時間は１時間〜１５時間程度が適
当である。加熱時間は長い方がＴＦＴの特性改善に効果
がある。しかしながら、１５時間以上に設定するとスル
ープットが悪くなる。逆に１時間以内であると水素化処
理が不十分な場合がある。本例では３時間程度加熱処理
を行なった。この加熱処理は窒素ガス又は水素ガス含有
雰囲気下で行なう事が好ましい。この加熱処理を行なう
事により、層間膜５に吸湿された水分が分解し、発生し
た水素のみが多結晶半導体薄膜２中に拡散し水素化でき
るものと考えられる。この時、デバイス表面をキャップ
膜６で被覆している為、デバイス外に拡散しようとする
水素を阻止する事ができる。
にエッチングし、ＴＦＴ４のソース領域Ｓに連通するコ
ンタクトホールを開口する。続いて層間膜５の上に水素
拡散阻止性のキャップ膜６を成膜する被覆工程を行な
う。このキャップ膜６は緻密な導体膜からなり、例えば
アルミニウム、チタン、タンタル、窒化チタン等から選
択できる。本例ではアルミニウムを用いており、その厚
みを３００nm以上として十分な水素拡散阻止性を付与し
ている。続いて、該層間膜５に捕捉された水分を加熱分
解して水素を発生させ、且つ該キャップ膜６と反対側に
拡散して多結晶半導体薄膜２に導入する水素化工程を行
なう。この際の加熱温度は１５０℃〜５００℃の範囲が
適当である。１５０℃以下であると水分の加熱分解が進
行しない。逆に５００℃以上の高温にするとアルミニウ
ム等からなるキャップ膜６が溶融したり、ＰＳＧ等から
なる層間膜５が緻密化してしまう。本例では３００℃で
加熱を行なった。加熱時間は１時間〜１５時間程度が適
当である。加熱時間は長い方がＴＦＴの特性改善に効果
がある。しかしながら、１５時間以上に設定するとスル
ープットが悪くなる。逆に１時間以内であると水素化処
理が不十分な場合がある。本例では３時間程度加熱処理
を行なった。この加熱処理は窒素ガス又は水素ガス含有
雰囲気下で行なう事が好ましい。この加熱処理を行なう
事により、層間膜５に吸湿された水分が分解し、発生し
た水素のみが多結晶半導体薄膜２中に拡散し水素化でき
るものと考えられる。この時、デバイス表面をキャップ
膜６で被覆している為、デバイス外に拡散しようとする
水素を阻止する事ができる。
【００１２】次に（５）に示す様に、キャップ膜６をパ
タニングしてＴＦＴ４のソース領域Ｓに対する配線電極
に加工する。この配線工程の後、さらに別の層間膜７を
堆積する。最後に（６）に示す様に、層間膜５及び７を
局部的にエッチングし、ＴＦＴ４のドレイン領域Ｄに連
通するコンタクトホールを設ける。最後に、層間膜７の
上に画素電極８を形成する画素工程を行ない表示素子用
基板を完成する。
タニングしてＴＦＴ４のソース領域Ｓに対する配線電極
に加工する。この配線工程の後、さらに別の層間膜７を
堆積する。最後に（６）に示す様に、層間膜５及び７を
局部的にエッチングし、ＴＦＴ４のドレイン領域Ｄに連
通するコンタクトホールを設ける。最後に、層間膜７の
上に画素電極８を形成する画素工程を行ない表示素子用
基板を完成する。
【００１３】本発明にかかる製造方法の工程短縮効果を
評価する為、ランニングタイムを測定した。ガラス基板
１を投入してから表示素子用基板を完成するまで、平均
１４日程度に抑える事ができた。又、本実施例では従来
の様に拡散源としてＰ−ＳｉＮ膜等を用いない為ＣＶＤ
工程等が省略でき、コスト的にも従来に比し９５％程度
で製造する事ができた。又、この表示素子用基板を用い
てアクティブマトリクス液晶表示素子を組み立て画素欠
陥率を検査したところ、平均して１．０ppm 以下であ
り、極めて低く抑える事ができた。これは、効率的な水
素化処理が行なわれ且つ水素化処理に伴なうダメージが
少ない為であると考えられる。
評価する為、ランニングタイムを測定した。ガラス基板
１を投入してから表示素子用基板を完成するまで、平均
１４日程度に抑える事ができた。又、本実施例では従来
の様に拡散源としてＰ−ＳｉＮ膜等を用いない為ＣＶＤ
工程等が省略でき、コスト的にも従来に比し９５％程度
で製造する事ができた。又、この表示素子用基板を用い
てアクティブマトリクス液晶表示素子を組み立て画素欠
陥率を検査したところ、平均して１．０ppm 以下であ
り、極めて低く抑える事ができた。これは、効率的な水
素化処理が行なわれ且つ水素化処理に伴なうダメージが
少ない為であると考えられる。
【００１４】一方比較例として、従来の様に水素拡散源
としてＰ−ＳｉＮ膜を堆積しフォトリソグラフィー及び
エッチングを経て水素化処理を行なう工程を採用して、
表示素子用基板を実際に作成した。この場合、ガラス基
板の投入から表示素子用基板の完成まで平均１８日間を
要した。又この様にして作成された表示素子用基板を用
いてアクティブマトリクス液晶表示素子を組み立て画素
欠陥率を検査したところ、平均して２．５ppm 程度とな
り、ランニングコストも増大した。
としてＰ−ＳｉＮ膜を堆積しフォトリソグラフィー及び
エッチングを経て水素化処理を行なう工程を採用して、
表示素子用基板を実際に作成した。この場合、ガラス基
板の投入から表示素子用基板の完成まで平均１８日間を
要した。又この様にして作成された表示素子用基板を用
いてアクティブマトリクス液晶表示素子を組み立て画素
欠陥率を検査したところ、平均して２．５ppm 程度とな
り、ランニングコストも増大した。
【００１５】図２は、本発明にかかる表示素子用基板の
製造方法の要部をなす水素化工程を詳細に説明するもの
である。（１）に示す様に、ＴＦＴ４を作成した後、層
間膜５としてＰＳＧを堆積する。次に（２）に示す様
に、層間膜５の上にキャップ膜６としてアルミニウムを
蒸着する。この蒸着処理前の放置時あるいは蒸着の為の
前処理中に、層間膜５に水分が侵入する。層間膜５とし
て吸湿性の高いＰＳＧを用いる事により十分な水分量を
確保できる。最後に（３）に示す様に、キャップ膜６の
蒸着中もしくはその後のアニールにより、水分は水素と
酸素に分解される。この分解した水素がＰｏｌｙ−Ｓｉ
からなる多結晶半導体薄膜２に拡散する。なお、ＰＳＧ
中のリン濃度が高くなる程吸湿性が良くなり上述した水
素化処理に有利である。しかしながら、リン濃度が８％
を越えると逆に水素化は阻害される。これは、熱分解し
た水素がリンによってその拡散移動を阻まれる為である
と考えられる。つまり、層間膜としてＰＳＧを用いた場
合には最適なリン濃度範囲が存在する。
製造方法の要部をなす水素化工程を詳細に説明するもの
である。（１）に示す様に、ＴＦＴ４を作成した後、層
間膜５としてＰＳＧを堆積する。次に（２）に示す様
に、層間膜５の上にキャップ膜６としてアルミニウムを
蒸着する。この蒸着処理前の放置時あるいは蒸着の為の
前処理中に、層間膜５に水分が侵入する。層間膜５とし
て吸湿性の高いＰＳＧを用いる事により十分な水分量を
確保できる。最後に（３）に示す様に、キャップ膜６の
蒸着中もしくはその後のアニールにより、水分は水素と
酸素に分解される。この分解した水素がＰｏｌｙ−Ｓｉ
からなる多結晶半導体薄膜２に拡散する。なお、ＰＳＧ
中のリン濃度が高くなる程吸湿性が良くなり上述した水
素化処理に有利である。しかしながら、リン濃度が８％
を越えると逆に水素化は阻害される。これは、熱分解し
た水素がリンによってその拡散移動を阻まれる為である
と考えられる。つまり、層間膜としてＰＳＧを用いた場
合には最適なリン濃度範囲が存在する。
【００１６】次に、図３を参照して本発明にかかる表示
素子用基板の製造方法の第２実施例を詳細に説明する。
（１）及び（２）に示す様に、基板１上に薄膜トランジ
スタ４を形成する半導体工程を行なう。この工程は、図
１の（１）及び（２）に示した工程と同様である。次
に、（３）に示す様に、絶縁性及び吸湿性を有する層間
膜５を成膜する堆積工程を行なう。この工程も、図１の
（３）に示した工程と同様である。
素子用基板の製造方法の第２実施例を詳細に説明する。
（１）及び（２）に示す様に、基板１上に薄膜トランジ
スタ４を形成する半導体工程を行なう。この工程は、図
１の（１）及び（２）に示した工程と同様である。次
に、（３）に示す様に、絶縁性及び吸湿性を有する層間
膜５を成膜する堆積工程を行なう。この工程も、図１の
（３）に示した工程と同様である。
【００１７】次に、（４）に示す様に、ＰＳＧからなる
層間膜５を局部的にエッチングし、ＴＦＴ４のソース領
域に連通するコンタクトホールを開口する。続いてアル
ミニウム等の導体膜を成膜し所定の形状にパタニングし
て配線電極９を形成する。次に（５）に示す様に、層間
膜５の上に水素拡散阻止性のキャップ膜６を成膜する被
覆工程を行なう。本実施例では、このキャップ膜６は緻
密な絶縁膜からなる。絶縁膜は、Ｐ−ＳｉＮ，Ｐ−Ｓｉ
Ｏ，Ｐ−ＳｉＯＮ等から選択される。本例ではＰ−Ｓｉ
Ｎを用いた。このキャップ膜６に十分な水素拡散阻止性
を付与する為、Ｐ−ＳｉＮの膜厚は１００nm以上に設定
した。続いて層間膜５に捕捉された水分を加熱分解して
水素を発生させ、且つ該キャップ膜６と反対側に拡散し
て多結晶半導体薄膜２に導入する水素化工程を行なっ
た。本例でも加熱温度は３００℃に設定し、加熱時間は
３時間以上に設定した。最後に、（６）に示す様に、キ
ャップ膜６及び下地の層間膜５を局部的にエッチング
し、ＴＦＴ４のドレイン領域Ｄに連通するコンタクトホ
ールを開口する。続いてＩＴＯ等の透明導電膜を成膜し
所定の形状にパタニングして画素電極８を形成する。こ
の様にして、表示素子用基板が完成する。
層間膜５を局部的にエッチングし、ＴＦＴ４のソース領
域に連通するコンタクトホールを開口する。続いてアル
ミニウム等の導体膜を成膜し所定の形状にパタニングし
て配線電極９を形成する。次に（５）に示す様に、層間
膜５の上に水素拡散阻止性のキャップ膜６を成膜する被
覆工程を行なう。本実施例では、このキャップ膜６は緻
密な絶縁膜からなる。絶縁膜は、Ｐ−ＳｉＮ，Ｐ−Ｓｉ
Ｏ，Ｐ−ＳｉＯＮ等から選択される。本例ではＰ−Ｓｉ
Ｎを用いた。このキャップ膜６に十分な水素拡散阻止性
を付与する為、Ｐ−ＳｉＮの膜厚は１００nm以上に設定
した。続いて層間膜５に捕捉された水分を加熱分解して
水素を発生させ、且つ該キャップ膜６と反対側に拡散し
て多結晶半導体薄膜２に導入する水素化工程を行なっ
た。本例でも加熱温度は３００℃に設定し、加熱時間は
３時間以上に設定した。最後に、（６）に示す様に、キ
ャップ膜６及び下地の層間膜５を局部的にエッチング
し、ＴＦＴ４のドレイン領域Ｄに連通するコンタクトホ
ールを開口する。続いてＩＴＯ等の透明導電膜を成膜し
所定の形状にパタニングして画素電極８を形成する。こ
の様にして、表示素子用基板が完成する。
【００１８】本実施例では、ガラス基板１を投入して表
示素子用基板が完成するまで、平均して１８日間を要し
た。図１に示した第１実施例と比べスループットが増加
しているが、これはキャップ膜として配線電極用の導体
膜に代え、別途絶縁膜を堆積する工程が付加された為で
ある。図３の実施例にかかる表示素子用基板を用いてア
クティブマトリクス液晶表示装置を組み立て、その画素
欠陥率を検査したところ、平均して１．３ppm 以下と低
率であり、十分な水素化効率が得られた。なお図３の実
施例では、キャップ膜６をそのまま残しておき配線電極
９と画素電極８との間の層間膜として利用しているが、
本発明はこれに限られるものではない。水素化工程後使
用済みとなったキャップ膜６を除去し、これに代えてエ
ッチング性に優れた他の層間膜を堆積しても良い。この
様にすれば、ＴＦＴ４のドレイン領域Ｄに対するコンタ
クト開口処理が容易化できる。
示素子用基板が完成するまで、平均して１８日間を要し
た。図１に示した第１実施例と比べスループットが増加
しているが、これはキャップ膜として配線電極用の導体
膜に代え、別途絶縁膜を堆積する工程が付加された為で
ある。図３の実施例にかかる表示素子用基板を用いてア
クティブマトリクス液晶表示装置を組み立て、その画素
欠陥率を検査したところ、平均して１．３ppm 以下と低
率であり、十分な水素化効率が得られた。なお図３の実
施例では、キャップ膜６をそのまま残しておき配線電極
９と画素電極８との間の層間膜として利用しているが、
本発明はこれに限られるものではない。水素化工程後使
用済みとなったキャップ膜６を除去し、これに代えてエ
ッチング性に優れた他の層間膜を堆積しても良い。この
様にすれば、ＴＦＴ４のドレイン領域Ｄに対するコンタ
クト開口処理が容易化できる。
【００１９】次に、図４及び図５を参照して、本発明に
かかる表示素子用基板の製造方法の第３実施例を詳細に
説明する。本実施例は、吸湿性を有する層間膜を利用し
た水素化工程と、平坦化工程を組み合わせたものであ
る。先ず最初に、図４の工程Ａにおいて、石英等からな
る絶縁基板の表面に第１の多結晶シリコン薄膜（１Ｐｏ
ｌｙ）をＬＰＣＶＤ法により成膜する。次にＳｉイオン
を注入して一旦微細化した後固相成長を行ない１Ｐｏｌ
ｙの大粒径化を図る。その後１Ｐｏｌｙを所定の形状に
パタニングし素子領域とする。さらにその表面を熱酸化
しＳｉＯ2 としてゲート酸化膜を得る。さらにボロンイ
オンを所定濃度で注入し、予め閾値電圧の調整を行な
う。次に工程Ｂにおいて、ＬＰＣＶＤ法によりＳｉＮを
成膜しゲート窒化膜とする。このＳｉＮの表面を熱酸化
しＳｉＯ2 に転換する。この様にしてＳｉＯ2 ／ＳｉＮ
／ＳｉＯ2 の３層構造からなる耐圧性に優れたゲート絶
縁膜が得られる。次にＬＰＣＶＤ法により第２の多結晶
シリコン薄膜（２Ｐｏｌｙ）を堆積する。２Ｐｏｌｙの
低抵抗化を図った後、所定の形状にパタニングしゲート
電極Ｇを得る。続いてＡｓイオンを高濃度で注入し１Ｐ
ｏｌｙにソース領域Ｓ及びドレイン領域Ｄを設ける。こ
の様にしてＮチャネル型のＴＦＴが形成される。続いて
工程ＣにおいてＡＰＣＶＤ法により層間膜（ＰＳＧ）を
堆積する。このＰＳＧに第１コンタクトホール（１ＣＯ
Ｎ）及び第２コンタクトホール（２ＣＯＮ）を開口した
後、スパッタリングによりアルミニウム（Ａｌ）を全面
的に成膜する。この状態で、加熱処理（アニール）を行
ない、ＰＳＧに捕捉された水分を加熱分解して水素を発
生させ、且つスパッタリングにより成膜されたアルミニ
ウムをキャップ膜として水素を拡散させ１Ｐｏｌｙに導
入する水素化工程を行なう。
かかる表示素子用基板の製造方法の第３実施例を詳細に
説明する。本実施例は、吸湿性を有する層間膜を利用し
た水素化工程と、平坦化工程を組み合わせたものであ
る。先ず最初に、図４の工程Ａにおいて、石英等からな
る絶縁基板の表面に第１の多結晶シリコン薄膜（１Ｐｏ
ｌｙ）をＬＰＣＶＤ法により成膜する。次にＳｉイオン
を注入して一旦微細化した後固相成長を行ない１Ｐｏｌ
ｙの大粒径化を図る。その後１Ｐｏｌｙを所定の形状に
パタニングし素子領域とする。さらにその表面を熱酸化
しＳｉＯ2 としてゲート酸化膜を得る。さらにボロンイ
オンを所定濃度で注入し、予め閾値電圧の調整を行な
う。次に工程Ｂにおいて、ＬＰＣＶＤ法によりＳｉＮを
成膜しゲート窒化膜とする。このＳｉＮの表面を熱酸化
しＳｉＯ2 に転換する。この様にしてＳｉＯ2 ／ＳｉＮ
／ＳｉＯ2 の３層構造からなる耐圧性に優れたゲート絶
縁膜が得られる。次にＬＰＣＶＤ法により第２の多結晶
シリコン薄膜（２Ｐｏｌｙ）を堆積する。２Ｐｏｌｙの
低抵抗化を図った後、所定の形状にパタニングしゲート
電極Ｇを得る。続いてＡｓイオンを高濃度で注入し１Ｐ
ｏｌｙにソース領域Ｓ及びドレイン領域Ｄを設ける。こ
の様にしてＮチャネル型のＴＦＴが形成される。続いて
工程ＣにおいてＡＰＣＶＤ法により層間膜（ＰＳＧ）を
堆積する。このＰＳＧに第１コンタクトホール（１ＣＯ
Ｎ）及び第２コンタクトホール（２ＣＯＮ）を開口した
後、スパッタリングによりアルミニウム（Ａｌ）を全面
的に成膜する。この状態で、加熱処理（アニール）を行
ない、ＰＳＧに捕捉された水分を加熱分解して水素を発
生させ、且つスパッタリングにより成膜されたアルミニ
ウムをキャップ膜として水素を拡散させ１Ｐｏｌｙに導
入する水素化工程を行なう。
【００２０】次に図５の工程Ｄに示す様に、アルミニウ
ムを所定の形状にパタニングして、ＴＦＴのソース領域
Ｓに電気接続する配線電極に加工する。続いて工程Ｅに
おいて、ＰＳＧ表面の凹凸を平坦化膜で埋める。この
為、本実施例では所定の粘性を有する液状のアクリル樹
脂をスピンコーティングで塗布した。その後加熱処理を
施しアクリル樹脂を硬化させて平坦化膜とする。硬化し
た平坦化膜に対してフォトリソグラフィー及びエッチン
グを施し２ＣＯＮに整合する開口を形成する。この２Ｃ
ＯＮの底部にはＴＦＴのドレイン領域Ｄが露出してい
る。次に工程Ｆにおいてスパッタリングにより透明導電
膜を成膜する。本実施例では透明導電膜材料としてＩＴ
Ｏを用いる。ＩＴＯは２ＣＯＮの内部にも充填され、Ｔ
ＦＴのドレイン領域Ｄと電気的な導通がとられる。最後
に工程ＧにおいてＩＴＯを所定の形状にパタニングし画
素電極とする。以上の工程により平坦化された表示素子
用基板が完成する。かかる表示素子用基板は、例えばア
クティブマトリクス液晶表示素子の組み立てに用いられ
る。この場合には、前述した画素工程の後、予め対向電
極が形成された対向基板を、所定の間隙を介して前記表
示素子用基板に接合する組立工程を行なう。続いて該間
隙に液晶を注入する封入工程を行なって、アクティブマ
トリクス液晶表示素子が完成する。なお、上述した実施
例では工程Ｃに示した様に、ＴＦＴのソース領域Ｓに連
通する１ＣＯＮ及びドレイン領域Ｄに連通する２ＣＯＮ
は、ＰＳＧをエッチング処理する事により同時に開口で
きる。従って、従来に比べ製造工程が簡略化できる。
又、本実施例では平坦化膜を適用して基板表面の起伏を
吸収させ段差を取り除いている。従って、液晶表示素子
に応用した場合、液晶分子のプレチルト角を均一化でき
リバースチルトドメインを抑制して表示品位を改善する
事ができる。
ムを所定の形状にパタニングして、ＴＦＴのソース領域
Ｓに電気接続する配線電極に加工する。続いて工程Ｅに
おいて、ＰＳＧ表面の凹凸を平坦化膜で埋める。この
為、本実施例では所定の粘性を有する液状のアクリル樹
脂をスピンコーティングで塗布した。その後加熱処理を
施しアクリル樹脂を硬化させて平坦化膜とする。硬化し
た平坦化膜に対してフォトリソグラフィー及びエッチン
グを施し２ＣＯＮに整合する開口を形成する。この２Ｃ
ＯＮの底部にはＴＦＴのドレイン領域Ｄが露出してい
る。次に工程Ｆにおいてスパッタリングにより透明導電
膜を成膜する。本実施例では透明導電膜材料としてＩＴ
Ｏを用いる。ＩＴＯは２ＣＯＮの内部にも充填され、Ｔ
ＦＴのドレイン領域Ｄと電気的な導通がとられる。最後
に工程ＧにおいてＩＴＯを所定の形状にパタニングし画
素電極とする。以上の工程により平坦化された表示素子
用基板が完成する。かかる表示素子用基板は、例えばア
クティブマトリクス液晶表示素子の組み立てに用いられ
る。この場合には、前述した画素工程の後、予め対向電
極が形成された対向基板を、所定の間隙を介して前記表
示素子用基板に接合する組立工程を行なう。続いて該間
隙に液晶を注入する封入工程を行なって、アクティブマ
トリクス液晶表示素子が完成する。なお、上述した実施
例では工程Ｃに示した様に、ＴＦＴのソース領域Ｓに連
通する１ＣＯＮ及びドレイン領域Ｄに連通する２ＣＯＮ
は、ＰＳＧをエッチング処理する事により同時に開口で
きる。従って、従来に比べ製造工程が簡略化できる。
又、本実施例では平坦化膜を適用して基板表面の起伏を
吸収させ段差を取り除いている。従って、液晶表示素子
に応用した場合、液晶分子のプレチルト角を均一化でき
リバースチルトドメインを抑制して表示品位を改善する
事ができる。
【００２１】引き続き、図６を参照して本発明に従って
製造された表示素子用基板を用いて組み立てられたアク
ティブマトリクス液晶表示素子の一例を説明する。図示
する様に、本液晶表示素子は一対のガラス基板５１，５
２を互いに対向配置させ、その間隙に液晶層５３を封入
した構成となっている。一方のガラス基板５１は本発明
に従って加工されたものであり、マトリクス状に配置さ
れた信号線５４と走査線５５及びそれらの交点に配置さ
れたＴＦＴ５６と画素電極５７が形成されている。この
ＴＦＴ５６は本発明に従って水素化処理を施されたもの
である。ＴＦＴ５６は走査線５５により線順次選択され
るとともに、信号線５４から供給される画像信号を対応
する画素電極５７に書き込む為の能動スイッチング素子
である。一方、上側のガラス基板５２の内表面には対向
電極５８及びカラーフィルタ膜５９とが形成されてい
る。カラーフィルタ膜５９は各画素電極５７に対応した
Ｒ（赤）、Ｇ（緑）、Ｂ（青）のセグメントに分割され
ている。この様な構成を有するアクティブマトリクス液
晶表示素子を２枚の偏光板６０，６１で挟み、白色光を
入射させると所望のフルカラー画像表示が得られる。
製造された表示素子用基板を用いて組み立てられたアク
ティブマトリクス液晶表示素子の一例を説明する。図示
する様に、本液晶表示素子は一対のガラス基板５１，５
２を互いに対向配置させ、その間隙に液晶層５３を封入
した構成となっている。一方のガラス基板５１は本発明
に従って加工されたものであり、マトリクス状に配置さ
れた信号線５４と走査線５５及びそれらの交点に配置さ
れたＴＦＴ５６と画素電極５７が形成されている。この
ＴＦＴ５６は本発明に従って水素化処理を施されたもの
である。ＴＦＴ５６は走査線５５により線順次選択され
るとともに、信号線５４から供給される画像信号を対応
する画素電極５７に書き込む為の能動スイッチング素子
である。一方、上側のガラス基板５２の内表面には対向
電極５８及びカラーフィルタ膜５９とが形成されてい
る。カラーフィルタ膜５９は各画素電極５７に対応した
Ｒ（赤）、Ｇ（緑）、Ｂ（青）のセグメントに分割され
ている。この様な構成を有するアクティブマトリクス液
晶表示素子を２枚の偏光板６０，６１で挟み、白色光を
入射させると所望のフルカラー画像表示が得られる。
【００２２】本発明の開示を十分なものとする為、さら
に具体的な実施例を挙げて説明を続ける。図８は本発明
にかかる表示素子用基板の製造方法の第４実施例を示す
工程図である。最初に（１）に示す様に、ガラス基板１
上にＣＶＤ等を用いて全面的にＰｏｌｙ−Ｓｉからなる
多結晶半導体薄膜２を成膜する。次いでこれを所定の形
状にパタニングする。次に（２）に示す様に多結晶半導
体薄膜２の表面にゲート酸化膜３を形成し、その上にゲ
ート電極Ｇを配置して薄膜トランジスタ４を作り込む。
この薄膜トランジスタ４はゲート電極Ｇの両側に不純物
が高濃度で注入されたドレイン領域Ｄ及びソース領域Ｓ
を有する。次に（３）に示す様に、絶縁性及び吸湿性を
有する層間膜５を成膜する。本例では層間膜５としてリ
ン濃度が４％のＰＳＧを堆積している。これは吸湿性が
あり水分を予め含有させる為に適したものである。次に
（４）に示す様に、層間膜５を局部的にエッチングし、
ＴＦＴ４のソース領域Ｓに連通するコンタクトホールを
開口する。続いて層間膜５の上にモリブデンからなるキ
ャップ膜６を成膜する。このキャップ膜６は緻密な組成
を有しておりその厚みを３００nm以上として十分な水素
拡散阻止性を確保している。なおキャップ膜６としては
モリブデンに代え、チタン、クロム、タングステン等の
金属配線材料を選択する事ができる。あるいは、アルミ
ニウムシリサイド、チタンシリサイド、モリブデンシリ
サイド、クロムシリサイド、タングステンシリサイド等
の金属シリサイドから選択する事も可能である。続いて
層間膜５に捕捉された水分を加熱分解して水素を発生さ
せ、且つ該キャップ膜６と反対側に拡散して多結晶半導
体薄膜２に導入する。この際の加熱温度はＰＳＧが緻密
化せず又モリブデンが溶融しない程度が好ましく、例え
ば３００℃に設定される。又この加熱時間はなるべく長
い方がデバイス特性も良好となるが、スループットを考
慮に入れて３時間以上が望ましい。この加熱処理は窒素
もしくは水素雰囲気中で行なう。この加熱処理を行なう
事により層間膜５に吸湿された水分が分解し、発生した
水素のみが多結晶半導体薄膜２中に拡散し水素化できる
ものと考えられる。この時、デバイス表面をキャップ膜
６で被覆している為、上方に拡散しようとする水素を阻
止する事ができる。次に（５）に示す様に、モリブデン
からなるキャップ膜６をパタニングしてＴＦＴ４のソー
ス領域Ｓに対する配線電極に加工する。この配線工程の
後、さらに別の層間膜７を堆積する。最後に（６）に示
す様に、層間膜５及び７を局部的にエッチングし、ＴＦ
Ｔ４のドレイン領域Ｄに連通するコンタクトホールを設
ける。この後、層間膜７の上にＩＴＯ等からなる画素電
極８を形成し表示素子用基板を完成させる。
に具体的な実施例を挙げて説明を続ける。図８は本発明
にかかる表示素子用基板の製造方法の第４実施例を示す
工程図である。最初に（１）に示す様に、ガラス基板１
上にＣＶＤ等を用いて全面的にＰｏｌｙ−Ｓｉからなる
多結晶半導体薄膜２を成膜する。次いでこれを所定の形
状にパタニングする。次に（２）に示す様に多結晶半導
体薄膜２の表面にゲート酸化膜３を形成し、その上にゲ
ート電極Ｇを配置して薄膜トランジスタ４を作り込む。
この薄膜トランジスタ４はゲート電極Ｇの両側に不純物
が高濃度で注入されたドレイン領域Ｄ及びソース領域Ｓ
を有する。次に（３）に示す様に、絶縁性及び吸湿性を
有する層間膜５を成膜する。本例では層間膜５としてリ
ン濃度が４％のＰＳＧを堆積している。これは吸湿性が
あり水分を予め含有させる為に適したものである。次に
（４）に示す様に、層間膜５を局部的にエッチングし、
ＴＦＴ４のソース領域Ｓに連通するコンタクトホールを
開口する。続いて層間膜５の上にモリブデンからなるキ
ャップ膜６を成膜する。このキャップ膜６は緻密な組成
を有しておりその厚みを３００nm以上として十分な水素
拡散阻止性を確保している。なおキャップ膜６としては
モリブデンに代え、チタン、クロム、タングステン等の
金属配線材料を選択する事ができる。あるいは、アルミ
ニウムシリサイド、チタンシリサイド、モリブデンシリ
サイド、クロムシリサイド、タングステンシリサイド等
の金属シリサイドから選択する事も可能である。続いて
層間膜５に捕捉された水分を加熱分解して水素を発生さ
せ、且つ該キャップ膜６と反対側に拡散して多結晶半導
体薄膜２に導入する。この際の加熱温度はＰＳＧが緻密
化せず又モリブデンが溶融しない程度が好ましく、例え
ば３００℃に設定される。又この加熱時間はなるべく長
い方がデバイス特性も良好となるが、スループットを考
慮に入れて３時間以上が望ましい。この加熱処理は窒素
もしくは水素雰囲気中で行なう。この加熱処理を行なう
事により層間膜５に吸湿された水分が分解し、発生した
水素のみが多結晶半導体薄膜２中に拡散し水素化できる
ものと考えられる。この時、デバイス表面をキャップ膜
６で被覆している為、上方に拡散しようとする水素を阻
止する事ができる。次に（５）に示す様に、モリブデン
からなるキャップ膜６をパタニングしてＴＦＴ４のソー
ス領域Ｓに対する配線電極に加工する。この配線工程の
後、さらに別の層間膜７を堆積する。最後に（６）に示
す様に、層間膜５及び７を局部的にエッチングし、ＴＦ
Ｔ４のドレイン領域Ｄに連通するコンタクトホールを設
ける。この後、層間膜７の上にＩＴＯ等からなる画素電
極８を形成し表示素子用基板を完成させる。
【００２３】本実施例にかかる製造方法の工程短縮効果
を評価する為、ランニングタイムを測定した。ガラス基
板１を投入してから表示素子用基板を完成するまで、平
均１４日程度に抑える事ができた。又本実施例では従来
の様に拡散源としてＰ−ＳｉＮ膜等を用いない為ＣＶＤ
工程等が省略でき、コスト的にも従来に比し９５％程度
で製造する事ができた。又、この表示素子用基板を用い
てアクティブマトリクス液晶表示素子を組み立て画素欠
陥率を検査したところ、平均して１．０ppm 以下であ
り、極めて低く抑える事ができた。これは、効率的な水
素化処理が行なわれ且つ水素化処理に伴なうダメージが
少ない為である。
を評価する為、ランニングタイムを測定した。ガラス基
板１を投入してから表示素子用基板を完成するまで、平
均１４日程度に抑える事ができた。又本実施例では従来
の様に拡散源としてＰ−ＳｉＮ膜等を用いない為ＣＶＤ
工程等が省略でき、コスト的にも従来に比し９５％程度
で製造する事ができた。又、この表示素子用基板を用い
てアクティブマトリクス液晶表示素子を組み立て画素欠
陥率を検査したところ、平均して１．０ppm 以下であ
り、極めて低く抑える事ができた。これは、効率的な水
素化処理が行なわれ且つ水素化処理に伴なうダメージが
少ない為である。
【００２４】次に図９を参照して本発明にかかる表示素
子用基板の製造方法の第５実施例を説明する。基本的に
は図８に示した第４実施例と同様であり、対応する部分
には対応する参照番号を付して理解を容易にしている。
（１）及び（２）に示す様に、ガラス基板１上に薄膜ト
ランジスタ４を形成する半導体工程を行なう。この工程
は、図８の（１）及び（２）に示した工程と同様であ
る。次に、（３）に示す様に絶縁性及び吸湿性を有する
層間膜５を成膜する。本実施例ではこの層間膜５として
ノンドープシリコンガラス（ＮＳＧ）を用いた。このＮ
ＳＧに十分水分を吸湿させた後、局部的にエッチングし
てＴＦＴ４のソース領域Ｓに連通するコンタクトホール
を開口する。続いて層間膜５の上にチタンからなる第１
キャップ膜６ａを堆積し、さらにアルミニウムからなる
第２キャップ膜６ｂを続けて堆積し、２層構造の金属膜
とする。この後４００℃の加熱処理を施し、層間膜５に
含有した水素を多結晶半導体薄膜２に拡散させる。この
場合チタンからなる第１キャップ膜６ａは加熱処理に伴
なうアルミニウム／Ｐｏｌｙ−Ｓｉ間のスパイクを防止
する為のバリアメタル層として機能する。従ってチタン
の膜厚は１００nm以下が望ましい。次に（５）に示す様
に、水素化処理を行なった後２層構造を有するキャップ
膜を配線電極としてパタニングする。この上に別の層間
膜７を堆積する。最後に（６）に示す様に画素電極８を
形成して表示素子用基板を完成させる。本実施例では２
層構造のキャップ膜を形成する為チタン及びアルミニウ
ムを用いているが本発明はこれに限られるものではな
い。一般に、アルミニウム、チタン、モルブデン、クロ
ム、タングステン、アルミニウムシリサイド、チタンシ
リサイド、モリブデンシリサイド、クロムシリサイド及
びタングステンシリサイドから選択される２層以上の多
層膜を用いてキャップ膜を構成する事が可能である。
子用基板の製造方法の第５実施例を説明する。基本的に
は図８に示した第４実施例と同様であり、対応する部分
には対応する参照番号を付して理解を容易にしている。
（１）及び（２）に示す様に、ガラス基板１上に薄膜ト
ランジスタ４を形成する半導体工程を行なう。この工程
は、図８の（１）及び（２）に示した工程と同様であ
る。次に、（３）に示す様に絶縁性及び吸湿性を有する
層間膜５を成膜する。本実施例ではこの層間膜５として
ノンドープシリコンガラス（ＮＳＧ）を用いた。このＮ
ＳＧに十分水分を吸湿させた後、局部的にエッチングし
てＴＦＴ４のソース領域Ｓに連通するコンタクトホール
を開口する。続いて層間膜５の上にチタンからなる第１
キャップ膜６ａを堆積し、さらにアルミニウムからなる
第２キャップ膜６ｂを続けて堆積し、２層構造の金属膜
とする。この後４００℃の加熱処理を施し、層間膜５に
含有した水素を多結晶半導体薄膜２に拡散させる。この
場合チタンからなる第１キャップ膜６ａは加熱処理に伴
なうアルミニウム／Ｐｏｌｙ−Ｓｉ間のスパイクを防止
する為のバリアメタル層として機能する。従ってチタン
の膜厚は１００nm以下が望ましい。次に（５）に示す様
に、水素化処理を行なった後２層構造を有するキャップ
膜を配線電極としてパタニングする。この上に別の層間
膜７を堆積する。最後に（６）に示す様に画素電極８を
形成して表示素子用基板を完成させる。本実施例では２
層構造のキャップ膜を形成する為チタン及びアルミニウ
ムを用いているが本発明はこれに限られるものではな
い。一般に、アルミニウム、チタン、モルブデン、クロ
ム、タングステン、アルミニウムシリサイド、チタンシ
リサイド、モリブデンシリサイド、クロムシリサイド及
びタングステンシリサイドから選択される２層以上の多
層膜を用いてキャップ膜を構成する事が可能である。
【００２５】本実施例にかかる製造方法の工程短縮効果
を評価する為、ランニングタイムを測定した。ガラス基
板１を投入してから表示素子用基板を完成するまで、平
均１５日程度を要した。第４実施例に比べ水素化処理の
為の加熱温度を上げた為水素化はさらに進行した。この
結果、第５実施例にかかる表示素子用基板を用いてアク
ティブマトリクス液晶表示素子を組み立て画素欠陥率を
検査したところ、平均して０．８ppm 以下であり極めて
低く抑える事ができた。
を評価する為、ランニングタイムを測定した。ガラス基
板１を投入してから表示素子用基板を完成するまで、平
均１５日程度を要した。第４実施例に比べ水素化処理の
為の加熱温度を上げた為水素化はさらに進行した。この
結果、第５実施例にかかる表示素子用基板を用いてアク
ティブマトリクス液晶表示素子を組み立て画素欠陥率を
検査したところ、平均して０．８ppm 以下であり極めて
低く抑える事ができた。
【００２６】図１０は本発明にかかる表示素子用基板の
その他の具体例を示す模式的な断面図である。図示する
様に、ガラス基板１の上には薄膜トランジスタ４が形成
されている。この例では、薄膜トランジスタ４は第１層
間膜５及び第２層間膜７によって被覆されている。な
お、両層間膜５，７の間には配線電極９が介在しており
薄膜トランジスタ４のソース領域Ｓと連通している。こ
れら２層の層間膜５，７の上に水素拡散阻止性を有する
キャップ膜６が成膜されている。この状態で加熱処理を
施す事により多結晶半導体薄膜２に水素が導入される。
この際層間膜５，７の少なくとも１層に十分な吸湿性が
あれば、本発明に従って効果的な水素化処理が行なえ
る。必ずしも、積層された全ての層間膜が吸湿性を有し
ている必要はない。
その他の具体例を示す模式的な断面図である。図示する
様に、ガラス基板１の上には薄膜トランジスタ４が形成
されている。この例では、薄膜トランジスタ４は第１層
間膜５及び第２層間膜７によって被覆されている。な
お、両層間膜５，７の間には配線電極９が介在しており
薄膜トランジスタ４のソース領域Ｓと連通している。こ
れら２層の層間膜５，７の上に水素拡散阻止性を有する
キャップ膜６が成膜されている。この状態で加熱処理を
施す事により多結晶半導体薄膜２に水素が導入される。
この際層間膜５，７の少なくとも１層に十分な吸湿性が
あれば、本発明に従って効果的な水素化処理が行なえ
る。必ずしも、積層された全ての層間膜が吸湿性を有し
ている必要はない。
【００２７】図１１はさらに別の具体例を示す模式的な
断面図である。前述した第１〜第５実施例では、水素化
処理が全てコンタクトホールを開口した後行なわれてい
た。しかしながら本発明はこれに限られるものではな
く、本例の様に層間膜５にコンタクトホールを開口しな
い状態でキャップ膜６を成膜し水素化処理を行なう事が
できる。この場合、キャップ膜６は例えば緻密な組成を
有する絶縁膜を用いる事ができる。この後、キャップ膜
６を残したままあるいはエッチングにより除去した状態
で層間膜５にコンタクトホールを開口すれば良い。
断面図である。前述した第１〜第５実施例では、水素化
処理が全てコンタクトホールを開口した後行なわれてい
た。しかしながら本発明はこれに限られるものではな
く、本例の様に層間膜５にコンタクトホールを開口しな
い状態でキャップ膜６を成膜し水素化処理を行なう事が
できる。この場合、キャップ膜６は例えば緻密な組成を
有する絶縁膜を用いる事ができる。この後、キャップ膜
６を残したままあるいはエッチングにより除去した状態
で層間膜５にコンタクトホールを開口すれば良い。
【００２８】図１２はさらに別の具体例を示す模式的な
断面図である。本例では、薄膜トランジスタ４のソース
領域Ｓ及びドレイン領域Ｄの両者に連通するコンタクト
ホールを層間膜５に開口した後、緻密な導体材料からな
るキャップ膜６を堆積して水素化処理を行なっている。
断面図である。本例では、薄膜トランジスタ４のソース
領域Ｓ及びドレイン領域Ｄの両者に連通するコンタクト
ホールを層間膜５に開口した後、緻密な導体材料からな
るキャップ膜６を堆積して水素化処理を行なっている。
【００２９】
【発明の効果】以上説明した様に、本発明によれば、吸
湿性を有する層間膜の上に水素拡散阻止性のキャップ膜
を成膜し、該層間膜に捕捉された水分を加熱分解して水
素を発生させ、且つ該キャップ膜と反対側に拡散して薄
膜トランジスタの水素化処理を行なっている。この水素
化処理に用いられる層間膜やキャップ膜は通常のＴＦＴ
製造工程に含まれるものであり、水素化処理の為追加の
工程を要しないので、製造コストの低減化及び高スルー
プット化が達成できるという効果がある。従来の様に水
素を含有したＰ−ＳｉＮ膜を拡散源として用いないの
で、ＩＴＯ等からなる画素電極との還元反応が起らず、
不良率を改善できるという効果がある。又、多結晶半導
体薄膜に近接した層間膜から水素を導入するので、ばら
つきが小さくなりＴＦＴの高性能化が図れるという効果
がある。さらに、従来と異なり水素化処理の為追加の工
程が加わらないので、ＴＦＴに対する製造工程中のダメ
ージを削減でき、高品質化が図れるという効果がある。
湿性を有する層間膜の上に水素拡散阻止性のキャップ膜
を成膜し、該層間膜に捕捉された水分を加熱分解して水
素を発生させ、且つ該キャップ膜と反対側に拡散して薄
膜トランジスタの水素化処理を行なっている。この水素
化処理に用いられる層間膜やキャップ膜は通常のＴＦＴ
製造工程に含まれるものであり、水素化処理の為追加の
工程を要しないので、製造コストの低減化及び高スルー
プット化が達成できるという効果がある。従来の様に水
素を含有したＰ−ＳｉＮ膜を拡散源として用いないの
で、ＩＴＯ等からなる画素電極との還元反応が起らず、
不良率を改善できるという効果がある。又、多結晶半導
体薄膜に近接した層間膜から水素を導入するので、ばら
つきが小さくなりＴＦＴの高性能化が図れるという効果
がある。さらに、従来と異なり水素化処理の為追加の工
程が加わらないので、ＴＦＴに対する製造工程中のダメ
ージを削減でき、高品質化が図れるという効果がある。
【図１】本発明にかかる表示素子用基板の製造方法の第
１実施例を示す工程図である。
１実施例を示す工程図である。
【図２】第１実施例の水素化工程を詳細に説明した模式
図である。
図である。
【図３】本発明にかかる表示素子用基板の製造方法の第
２実施例を示す工程図である。
２実施例を示す工程図である。
【図４】本発明にかかる表示素子用基板の製造方法の第
３実施例を示す工程図である。
３実施例を示す工程図である。
【図５】同じく第３実施例の製造工程図である。
【図６】本発明に従って製造された表示素子用基板を用
いて組み立てられたアクティブマトリクス液晶表示素子
を示す分解斜視図である。
いて組み立てられたアクティブマトリクス液晶表示素子
を示す分解斜視図である。
【図７】従来の水素化処理方法を説明する為の模式図で
ある。
ある。
【図８】本発明にかかる表示素子用基板の製造方法の第
４実施例を示す工程図である。
４実施例を示す工程図である。
【図９】本発明にかかる表示素子用基板の製造方法の第
５実施例を示す工程図である。
５実施例を示す工程図である。
【図１０】本発明にかかる表示素子用基板の他の具体例
を示す模式的な断面図である。
を示す模式的な断面図である。
【図１１】同じく別の具体例を示す断面図である。
【図１２】同じくさらに別の具体例を示す断面図であ
る。
る。
【符号の説明】 １ 基板 ２ 多結晶半導体薄膜 ４ 薄膜トランジスタ ５ 層間膜 ６ キャップ膜 ８ 画素電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０２Ｆ 1/136 ５００ (72)発明者 浦園 丈展 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 池田 裕幸 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (17)
- 【請求項１】 多結晶半導体薄膜を素子領域とする薄膜
トランジスタと、該薄膜トランジスタにより駆動される
画素電極と、該薄膜トランジスタの配線電極とが集積的
に形成された表示素子用基板の製造方法であって、 薄膜トランジスタを形成した後、絶縁性及び吸湿性を有
する層間膜を成膜する堆積工程と、 該層間膜の上に水素拡散阻止性のキャップ膜を成膜する
被覆工程と、 該層間膜に捕捉された水分を加熱分解して水素を発生さ
せ、且つ該キャップ膜と反対側に拡散して該多結晶半導
体薄膜に導入する水素化工程とを含む事を特徴とする表
示素子用基板の製造方法。 - 【請求項２】 前記堆積工程は、層間膜としてシリコン
ガラスを成膜する事を特徴とする請求項１記載の表示素
子用基板の製造方法。 - 【請求項３】 前記シリコンガラスはリンの含有率が８
％以下のＰＳＧである事を特徴とする請求項２記載の表
示素子用基板の製造方法。 - 【請求項４】 前記被覆工程は、キャップ膜として緻密
な導体膜を成膜する事を特徴とする請求項１記載の表示
素子用基板の製造方法。 - 【請求項５】 前記導体膜は、アルミニウム、チタン、
タンタル、モリブデン、クロム、タングステン及び窒化
チタンから選ばれる事を特徴とする請求項４記載の表示
素子用基板の製造方法。 - 【請求項６】 前記導体膜は、アルミニウムシリサイ
ド、チタンシリサイド、モリブデンシリサイド、クロム
シリサイド及びタングステンシリサイドから選ばれる事
を特徴とする請求項４記載の表示素子用基板の製造方
法。 - 【請求項７】 前記導体膜は、アルミニウム、チタン、
モリブデン、クロム、タングステン、アルミニウムシリ
サイド、チタンシリサイド、モリブデンシリサイド、ク
ロムシリサイド及びタングステンシリサイドから選択さ
れる２層以上の多層膜である事を特徴とする請求項４記
載の表示素子用基板の製造方法。 - 【請求項８】 前記水素化工程後、該導体膜をパタニン
グして配線電極に加工する配線工程を含む事を特徴とす
る請求項４記載の表示素子用基板の製造方法。 - 【請求項９】 該配線工程後、平坦化膜を形成する平坦
化工程と、該平坦化膜の上に画素電極を形成する画素工
程とを含む事を特徴とする請求項８記載の表示素子用基
板の製造方法。 - 【請求項１０】 前記被覆工程は、キャップ膜として緻
密な絶縁膜を成膜する事を特徴とする請求項１記載の表
示素子用基板の製造方法。 - 【請求項１１】 該絶縁膜は、Ｐ−ＳｉＮ，Ｐ−ＳｉＯ
及びＰ−ＳｉＯＮから選択される事を特徴とする請求項
１０記載の表示素子用基板の製造方法。 - 【請求項１２】 前記水素化工程後、該絶縁膜を除去す
る事を特徴とする請求項１０記載の表示素子用基板の製
造方法。 - 【請求項１３】 前記水素化工程は１５０℃〜５００℃
の範囲で加熱処理を行なう事を特徴とする請求項１記載
の表示素子用基板の製造方法。 - 【請求項１４】 前記水素化工程は１時間〜１５時間の
範囲で加熱処理を行なう事を特徴とする請求項１記載の
表示素子用基板の製造方法。 - 【請求項１５】 前記水素化工程は窒素ガス又は水素ガ
ス含有雰囲気下で加熱処理を行なう事を特徴とする請求
項１記載の表示素子用基板の製造方法。 - 【請求項１６】 基板上に配設された多結晶シリコン薄
膜に薄膜トランジスタを形成する半導体工程と、 絶縁性及び吸湿性を有するシリコンガラスからなる層間
膜を成膜する堆積工程と、 該層間膜の上に水素拡散阻止性のアルミニウムからなる
キャップ膜を成膜する被覆工程と、 該層間膜に捕捉された水分を加熱分解して水素を発生さ
せ、且つ該キャップ膜と反対側に拡散して該多結晶シリ
コン薄膜に導入する水素化工程と、 該キャップ膜をパタニングして該層間膜を介し該薄膜ト
ランジスタに導通する配線電極に加工する配線工程と、 該薄膜トランジスタに接続される画素電極を形成する画
素工程とを含む表示素子用基板の製造方法。 - 【請求項１７】 一方の基板に配設された多結晶半導体
膜に薄膜トランジスタを形成する半導体工程と、 絶縁性及び吸湿性を有する層間膜を成膜する堆積工程
と、 該層間膜の上に水素拡散阻止性を有するキャップ膜を成
膜する被覆工程と、 該層間膜に捕捉された水分を加熱分解して水素を発生さ
せ、且つ該キャップ膜と反対側に拡散して該多結晶半導
体膜に導入する水素化工程と、 該キャップ膜を処理した後画素電極を形成する画素工程
と、 予め対向電極が形成された他方の基板を、所定の間隙を
介して前記一方の基板に接合する組立工程と、 該間隙に液晶を注入する封入工程とを含む液晶表示素子
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7941094A JP3287107B2 (ja) | 1993-07-13 | 1994-03-24 | 表示素子用基板の製造方法 |
| US08/274,475 US6150692A (en) | 1993-07-13 | 1994-07-13 | Thin film semiconductor device for active matrix panel |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19551193 | 1993-07-13 | ||
| JP5-195511 | 1993-07-13 | ||
| JP7941094A JP3287107B2 (ja) | 1993-07-13 | 1994-03-24 | 表示素子用基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778997A true JPH0778997A (ja) | 1995-03-20 |
| JP3287107B2 JP3287107B2 (ja) | 2002-05-27 |
Family
ID=26420433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7941094A Expired - Lifetime JP3287107B2 (ja) | 1993-07-13 | 1994-03-24 | 表示素子用基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3287107B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7541646B2 (en) | 2006-03-08 | 2009-06-02 | Mitsubishi Electric Corporation | Thin film transistor device and method of manufacturing the same |
| US7847295B2 (en) | 2007-03-15 | 2010-12-07 | Mitsubishi Electric Corporation | Thin film transistor, display device using thereof and method of manufacturing the thin film transistor and the display device |
| CN110890398A (zh) * | 2018-08-17 | 2020-03-17 | 三星显示有限公司 | 显示装置 |
| JPWO2020021604A1 (ja) * | 2018-07-23 | 2021-08-02 | 株式会社島津製作所 | マイクロ流体デバイス観察装置及びマイクロ流体デバイス観察方法 |
-
1994
- 1994-03-24 JP JP7941094A patent/JP3287107B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7541646B2 (en) | 2006-03-08 | 2009-06-02 | Mitsubishi Electric Corporation | Thin film transistor device and method of manufacturing the same |
| US7847295B2 (en) | 2007-03-15 | 2010-12-07 | Mitsubishi Electric Corporation | Thin film transistor, display device using thereof and method of manufacturing the thin film transistor and the display device |
| JPWO2020021604A1 (ja) * | 2018-07-23 | 2021-08-02 | 株式会社島津製作所 | マイクロ流体デバイス観察装置及びマイクロ流体デバイス観察方法 |
| US12140743B2 (en) | 2018-07-23 | 2024-11-12 | Shimadzu Corporation | Microfluidic device observation device and microfluidic device observation method |
| CN110890398A (zh) * | 2018-08-17 | 2020-03-17 | 三星显示有限公司 | 显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3287107B2 (ja) | 2002-05-27 |
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