JPH0779031A - 磁電変換素子 - Google Patents
磁電変換素子Info
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- JPH0779031A JPH0779031A JP5222629A JP22262993A JPH0779031A JP H0779031 A JPH0779031 A JP H0779031A JP 5222629 A JP5222629 A JP 5222629A JP 22262993 A JP22262993 A JP 22262993A JP H0779031 A JPH0779031 A JP H0779031A
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Abstract
(57)【要約】
【目的】 ヘテロ接合ホール素子において、高感度化を
達成する。 【構成】 ヘテロ接合界面から感磁部層に向かって、全
体の層厚の２０％以内の範囲の領域に歪層を与える。 【効果】 感磁部層の電子移動度を低下させずに高感度
のヘテロ接合ホール素子を安定的に提供できる。
達成する。 【構成】 ヘテロ接合界面から感磁部層に向かって、全
体の層厚の２０％以内の範囲の領域に歪層を与える。 【効果】 感磁部層の電子移動度を低下させずに高感度
のヘテロ接合ホール素子を安定的に提供できる。
Description
【０００１】
【産業上の利用分野】本発明はヘテロ接合を有するホー
ル素子に係わり、特に高感度の達成に関する。
ル素子に係わり、特に高感度の達成に関する。
【０００２】
【従来の技術】磁界を検知し、その強度、即ち磁界強度
に応じて電気信号を発生する、いわゆる磁電変換素子の
一つとしてホール（Ｈａｌｌ）素子が知られている。こ
のホール素子は磁場を印加した際に、ホール効果として
知られている半導体内の電子の運動によって発生するホ
ール（Ｈａｌｌ）電圧を検知量とする一種のセンサーで
あり、磁気を検出対象とする回転検出センサー、位置検
出センサーなどとして産業界で広範囲に利用されてい
る。
に応じて電気信号を発生する、いわゆる磁電変換素子の
一つとしてホール（Ｈａｌｌ）素子が知られている。こ
のホール素子は磁場を印加した際に、ホール効果として
知られている半導体内の電子の運動によって発生するホ
ール（Ｈａｌｌ）電圧を検知量とする一種のセンサーで
あり、磁気を検出対象とする回転検出センサー、位置検
出センサーなどとして産業界で広範囲に利用されてい
る。
【０００３】ホール素子用の半導体材料としてはシリコ
ン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの元素半導体の
他、アンチモン化インジウム（ＩｎＳｂ），ヒ化インジ
ウム（ＩｎＡｓ）やヒ化ガリウム（ＧａＡｓ）等の元素
周期律表の第 III族と同じく第Ｖ族元素に属する元素を
化合してなる III−Ｖ族２元化合物半導体も使用され
る。しかし、従来の化合物半導体からなるホール素子を
見れば、用いる半導体の物性によってホール素子の特性
に一長一短が存在する。例えばＧａＡｓからなるホール
素子は、ＧａＡｓ半導体のバンドギャップが比較的大き
いことにより素子特性の温度特性変化は比較的少ないも
のの、逆に電子移動度が多少低いため積感度はＩｎＳｂ
からなるホール素子に比較して低いという欠点がある。
一方ＩｎＳｂホール素子はＩｎＳｂ半導体のバンドギャ
ップが低いため、特性の温度変化は大きいが高い積感度
が得られる利点を有している。
ン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの元素半導体の
他、アンチモン化インジウム（ＩｎＳｂ），ヒ化インジ
ウム（ＩｎＡｓ）やヒ化ガリウム（ＧａＡｓ）等の元素
周期律表の第 III族と同じく第Ｖ族元素に属する元素を
化合してなる III−Ｖ族２元化合物半導体も使用され
る。しかし、従来の化合物半導体からなるホール素子を
見れば、用いる半導体の物性によってホール素子の特性
に一長一短が存在する。例えばＧａＡｓからなるホール
素子は、ＧａＡｓ半導体のバンドギャップが比較的大き
いことにより素子特性の温度特性変化は比較的少ないも
のの、逆に電子移動度が多少低いため積感度はＩｎＳｂ
からなるホール素子に比較して低いという欠点がある。
一方ＩｎＳｂホール素子はＩｎＳｂ半導体のバンドギャ
ップが低いため、特性の温度変化は大きいが高い積感度
が得られる利点を有している。
【０００４】最近では、自動車エンジンの精密な回転制
御等、高温環境下に於ける精密センシング技術の必要性
が高まり、高いホール電圧を出力する能力を有し、且つ
温度による素子特性の変化を低く抑制した新たな高性能
ホール素子が要望されるに至っている。ここで、ホール
電圧は半導体材料のホール係数に依存し、ホール係数が
大きい程、ホール電圧の出力能力は高い。また、このホ
ール係数は半導体材料の電子移動度に比例して増加す
る。従って、高いホール出力電圧を得るには、即ち高感
度なホール素子を得るには高い電子移動度を発現する半
導体材料を使用する必要がある。
御等、高温環境下に於ける精密センシング技術の必要性
が高まり、高いホール電圧を出力する能力を有し、且つ
温度による素子特性の変化を低く抑制した新たな高性能
ホール素子が要望されるに至っている。ここで、ホール
電圧は半導体材料のホール係数に依存し、ホール係数が
大きい程、ホール電圧の出力能力は高い。また、このホ
ール係数は半導体材料の電子移動度に比例して増加す
る。従って、高いホール出力電圧を得るには、即ち高感
度なホール素子を得るには高い電子移動度を発現する半
導体材料を使用する必要がある。
【０００５】このため、半導体材料の物性面からの検討
も進み、近年では２次元的に閉じ込められたいわゆる２
次元電子ガス（two-dimensional electron gas）により
顕現される高電子移動度特性を利用したホール素子も提
案されている（特公平３−２５０３５）。しかしこのよ
うな２次元電子は、従来はＳｉ半導体と二酸化珪素（Ｓ
ｉＯ2 ）とのヘテロ接合界面に出現することが知られて
いる。いわゆるＳｉＭＯＳ（metal-oxide-semiconducto
r ）構造により発現される２次元電子を利用したホール
素子は、既に1966年に報告されている（Solid-State El
ectronics Vol.9 P.571 〜P.580 ）。さらにはＳｉＭＯ
Ｓ構造を有するホール素子の理論的な研究も成されてい
る（Solid-State Electronics Vol.17 1974 P.1039〜 1
043)。また、上記のＭＯＳ構造による２次元電子の顕現
に加え、 III−Ｖ族化合物半導体でも三種類の元素を混
合させてなるヒ化ガリウム・アルミニウム（ＡｌＧａＡ
ｓ）やヒ化ガリウム・インジウム（ＧａＩｎＡｓ）など
の化合物３元混晶とのヘテロ接合により２次元電子ガス
を形成する方法も知られている（特公昭５９−５３７１
４）。このような公知の組合わせにもとずくヘテロ接合
により形成される２次元電子ガスを得るためのヘテロ接
合は、真性半導体とその真性半導体よりも高いバンドギ
ャップを備えているＮ形の半導体から構成されている。
このような半導体装置としては電界効果型トランジスタ
が知られている。
も進み、近年では２次元的に閉じ込められたいわゆる２
次元電子ガス（two-dimensional electron gas）により
顕現される高電子移動度特性を利用したホール素子も提
案されている（特公平３−２５０３５）。しかしこのよ
うな２次元電子は、従来はＳｉ半導体と二酸化珪素（Ｓ
ｉＯ2 ）とのヘテロ接合界面に出現することが知られて
いる。いわゆるＳｉＭＯＳ（metal-oxide-semiconducto
r ）構造により発現される２次元電子を利用したホール
素子は、既に1966年に報告されている（Solid-State El
ectronics Vol.9 P.571 〜P.580 ）。さらにはＳｉＭＯ
Ｓ構造を有するホール素子の理論的な研究も成されてい
る（Solid-State Electronics Vol.17 1974 P.1039〜 1
043)。また、上記のＭＯＳ構造による２次元電子の顕現
に加え、 III−Ｖ族化合物半導体でも三種類の元素を混
合させてなるヒ化ガリウム・アルミニウム（ＡｌＧａＡ
ｓ）やヒ化ガリウム・インジウム（ＧａＩｎＡｓ）など
の化合物３元混晶とのヘテロ接合により２次元電子ガス
を形成する方法も知られている（特公昭５９−５３７１
４）。このような公知の組合わせにもとずくヘテロ接合
により形成される２次元電子ガスを得るためのヘテロ接
合は、真性半導体とその真性半導体よりも高いバンドギ
ャップを備えているＮ形の半導体から構成されている。
このような半導体装置としては電界効果型トランジスタ
が知られている。
【０００６】このような２次元電子ガスを発現する組合
わせには、ほかにＧａＩｎＡｓとＩｎＰとのヘテロ接合
が知られている（ＵＳＰ４，１６３，３２７）。さらに
はヘテロ接合を形成する真性半導体としては、上記の化
合物半導体に限らずゲルマニウムなどの単体半導体も挙
げられており、ＧａＡｓとのヘテロ接合の形成により２
次元電子ガスが得られるとされている。このような電子
親和力を異にする半導体材料の組合わせをもとに、単に
ヘテロ接合を形成すれば２次元電子ガスによる高電子移
動度を安定して得られるとは限らない。これを説明する
のに上記のＡｌＧａＡｓとＧａＡｓとのヘテロ接合を利
用したショットキー接合型の高電子移動型トランジスタ
を例に挙げる。このトランジスタにとって電子移動度は
相互コンダクタンス、雑音指数等の重要なトランジスタ
特性を左右する因子である。ところが単純にヘテロ接合
を形成したのみでは高い電子移動度が安定して得られる
とは限らない。これは２次元電子ガスが存在するか否か
はヘテロ界面の急峻性にも依存するが、２次元電子ガス
が存在したとしても、電子の散乱等の要因により高電子
移動度が阻害される場合があるからである。このため従
来から電子親和力の大きなＧａＡｓと電子親和力のより
小さなＡｌＧａＡｓとのヘテロ接合界面に、アンドープ
のＡｌＧａＡｓ層を挿入することが行なわれていた。こ
のアンドープ層は一般にスペーサー層と呼ばれ、ＡｌＧ
ａＡｓ／ＧａＡｓヘテロ接合系に限らず、ＡｌＩｎＡｓ
／ＧａＡｓヘテロ接合からなる高電子移動度トランジス
タ用の母体材料にも設けられていた。
わせには、ほかにＧａＩｎＡｓとＩｎＰとのヘテロ接合
が知られている（ＵＳＰ４，１６３，３２７）。さらに
はヘテロ接合を形成する真性半導体としては、上記の化
合物半導体に限らずゲルマニウムなどの単体半導体も挙
げられており、ＧａＡｓとのヘテロ接合の形成により２
次元電子ガスが得られるとされている。このような電子
親和力を異にする半導体材料の組合わせをもとに、単に
ヘテロ接合を形成すれば２次元電子ガスによる高電子移
動度を安定して得られるとは限らない。これを説明する
のに上記のＡｌＧａＡｓとＧａＡｓとのヘテロ接合を利
用したショットキー接合型の高電子移動型トランジスタ
を例に挙げる。このトランジスタにとって電子移動度は
相互コンダクタンス、雑音指数等の重要なトランジスタ
特性を左右する因子である。ところが単純にヘテロ接合
を形成したのみでは高い電子移動度が安定して得られる
とは限らない。これは２次元電子ガスが存在するか否か
はヘテロ界面の急峻性にも依存するが、２次元電子ガス
が存在したとしても、電子の散乱等の要因により高電子
移動度が阻害される場合があるからである。このため従
来から電子親和力の大きなＧａＡｓと電子親和力のより
小さなＡｌＧａＡｓとのヘテロ接合界面に、アンドープ
のＡｌＧａＡｓ層を挿入することが行なわれていた。こ
のアンドープ層は一般にスペーサー層と呼ばれ、ＡｌＧ
ａＡｓ／ＧａＡｓヘテロ接合系に限らず、ＡｌＩｎＡｓ
／ＧａＡｓヘテロ接合からなる高電子移動度トランジス
タ用の母体材料にも設けられていた。
【０００７】しかし、スペーサー層を挿入することによ
って電子の散乱等の二次元電子の高移動度特性を阻害す
る要因の影響は緩和出来るものの、スペーサー層の層
厚、シートキャリア濃度、電子移動度が敏感に影響され
るため、逆にスペーサー層の膜厚の精密な制御が要求さ
れ、薄膜製造工程に新たに煩雑性を加える結果を招いて
いた。トランジスタに限らずホール素子においてもスペ
ーサーを入れる試みが行なわれている。例えばＡｌＧａ
ＡｓとＧａＡｓとからなるヘテロ接合ホール素子におい
て高抵抗のＡｌＧａＡｓをスペーサーとして用いている
（電子情報通信学会論文誌 Vol.J70-C No.5 1987 ）。
またＧａＩｎＡｓとＡｌＩｎＡｓとのヘテロ接合ホール
素子においても高抵抗のＡｌＩｎＡｓをスペーサーとし
て用いている（Technical Digest of The 11th Sensor
Symposium 1992）。いずれもスペーサーの層厚は１０ｎ
ｍ未満で、通常は２〜５ｎｍ程度のきわめて薄い膜であ
る。このような極薄膜層を安定して得るためには、緻密
で精巧な成長技術を必要とし、この技術如何によって所
望の高電子移動度が得られるか否かが決まり、すなわち
２次元電子ガスによる高感度ホール素子の収率が左右さ
れることとなる。さらに、ＧａＩｎＡｓをＮ形半導体と
し、ＩｎＰを真性半導体としたヘテロ接合を用いた高感
度ホール素子（特公平３−２５０３５）や、これとは逆
にＧａＩｎＡｓに真性半導体としての役割を負わせ、Ｉ
ｎＰをＮ形半導体とした高感度ホール素子（応用物理学
会学術講演会予講集 1992）も報告されている。これら
のホール素子は従来と異なり、スペーサーを使用せずに
直接ヘテロ接合を形成する技術を採用している。
って電子の散乱等の二次元電子の高移動度特性を阻害す
る要因の影響は緩和出来るものの、スペーサー層の層
厚、シートキャリア濃度、電子移動度が敏感に影響され
るため、逆にスペーサー層の膜厚の精密な制御が要求さ
れ、薄膜製造工程に新たに煩雑性を加える結果を招いて
いた。トランジスタに限らずホール素子においてもスペ
ーサーを入れる試みが行なわれている。例えばＡｌＧａ
ＡｓとＧａＡｓとからなるヘテロ接合ホール素子におい
て高抵抗のＡｌＧａＡｓをスペーサーとして用いている
（電子情報通信学会論文誌 Vol.J70-C No.5 1987 ）。
またＧａＩｎＡｓとＡｌＩｎＡｓとのヘテロ接合ホール
素子においても高抵抗のＡｌＩｎＡｓをスペーサーとし
て用いている（Technical Digest of The 11th Sensor
Symposium 1992）。いずれもスペーサーの層厚は１０ｎ
ｍ未満で、通常は２〜５ｎｍ程度のきわめて薄い膜であ
る。このような極薄膜層を安定して得るためには、緻密
で精巧な成長技術を必要とし、この技術如何によって所
望の高電子移動度が得られるか否かが決まり、すなわち
２次元電子ガスによる高感度ホール素子の収率が左右さ
れることとなる。さらに、ＧａＩｎＡｓをＮ形半導体と
し、ＩｎＰを真性半導体としたヘテロ接合を用いた高感
度ホール素子（特公平３−２５０３５）や、これとは逆
にＧａＩｎＡｓに真性半導体としての役割を負わせ、Ｉ
ｎＰをＮ形半導体とした高感度ホール素子（応用物理学
会学術講演会予講集 1992）も報告されている。これら
のホール素子は従来と異なり、スペーサーを使用せずに
直接ヘテロ接合を形成する技術を採用している。
【０００８】
【発明が解決しようとする課題】しかしＧａＩｎＡｓ／
ＩｎＰ系ヘテロ接合によって達成される高電子移動度を
利用した高感度ホール素子においても、安定して定常的
に所望の高感度特性が得られているわけではない。それ
はヘテロ接合において高電子移動度が発現される要因が
詳細には解明されておらず、ヘテロ接合を安定して形成
するのに必要な要件がいまだに明確になっていないこと
による。本発明はかかる事態を克服するために為された
もので、ＧａＩｎＡｓ／ＩｎＰヘテロ接合を含む母体材
料がその高感度特性を遺憾なくかつ安定的に発揮するた
めに具備すべき要件を明確にして、従来の欠点を克服せ
んとするものである。
ＩｎＰ系ヘテロ接合によって達成される高電子移動度を
利用した高感度ホール素子においても、安定して定常的
に所望の高感度特性が得られているわけではない。それ
はヘテロ接合において高電子移動度が発現される要因が
詳細には解明されておらず、ヘテロ接合を安定して形成
するのに必要な要件がいまだに明確になっていないこと
による。本発明はかかる事態を克服するために為された
もので、ＧａＩｎＡｓ／ＩｎＰヘテロ接合を含む母体材
料がその高感度特性を遺憾なくかつ安定的に発揮するた
めに具備すべき要件を明確にして、従来の欠点を克服せ
んとするものである。
【０００９】
【課題を解決するための手段】本発明は従来のごとくヘ
テロ接合に異種半導体膜からなるスペーサーを使用する
のではなく、ヘテロ接合を構成する半導体層中に歪層を
付与し、かつその歪層の存在する領域を特定の範囲に限
定することにより、高電子移動度特性を発揮させること
とした。ヘテロ接合の界面に歪層を介在させて高電子移
動度特性を得る技術は、既に電界効果型トランジスタで
は完成されている。このトランジスタは通常 pseudomor
phic型トランジスタと称され、低雑音の信号増幅用の素
子として利用されている。この型のトランジスタ用母体
材料の構成要素を見ると、ＧａＡｓ層上に弾性的に閉じ
込めたＧａＩｎＡｓ層を堆積し、さらにＡｌＧａＡｓを
堆積させたヘテロ接合を含んでいるのが一般的である。
このＧａＡｓ層上に堆積させたＡｌＧａＡｓ層は、歪を
閉じ込める必要があることからその膜厚はおのずと限定
され、通常は１０ｎｍ程度に設定されている。すなわち
ＡｌＧａＡｓ層全体にわたって歪が存在していることに
なる。これにたいして本発明では、ヘテロ接合を構成す
る半導体層内に歪層を存在させ、しかもヘテロ接合界面
から感磁部層の膜厚の２０％以内の領域に歪層を存在さ
せることにより、高電子移動度特性を安定的に発揮させ
ることができるようになった。
テロ接合に異種半導体膜からなるスペーサーを使用する
のではなく、ヘテロ接合を構成する半導体層中に歪層を
付与し、かつその歪層の存在する領域を特定の範囲に限
定することにより、高電子移動度特性を発揮させること
とした。ヘテロ接合の界面に歪層を介在させて高電子移
動度特性を得る技術は、既に電界効果型トランジスタで
は完成されている。このトランジスタは通常 pseudomor
phic型トランジスタと称され、低雑音の信号増幅用の素
子として利用されている。この型のトランジスタ用母体
材料の構成要素を見ると、ＧａＡｓ層上に弾性的に閉じ
込めたＧａＩｎＡｓ層を堆積し、さらにＡｌＧａＡｓを
堆積させたヘテロ接合を含んでいるのが一般的である。
このＧａＡｓ層上に堆積させたＡｌＧａＡｓ層は、歪を
閉じ込める必要があることからその膜厚はおのずと限定
され、通常は１０ｎｍ程度に設定されている。すなわち
ＡｌＧａＡｓ層全体にわたって歪が存在していることに
なる。これにたいして本発明では、ヘテロ接合を構成す
る半導体層内に歪層を存在させ、しかもヘテロ接合界面
から感磁部層の膜厚の２０％以内の領域に歪層を存在さ
せることにより、高電子移動度特性を安定的に発揮させ
ることができるようになった。
【００１０】先ず、ＩｎＰ単結晶基板上にＩｎＰ単結晶
基板からのＦｅ不純物の拡散の抑制などを期して、Ｉｎ
Ｐをバッファ（buffer）層として堆積するのが一般的で
ある。このバッファ層を設けることにより結晶欠陥等の
エピタキシャル成長層への伝幡を抑制するなどの効果を
生じる。また、バッファ層にはＩｎＰに限らずヒ化アル
ミニウム・インジウム等の他の材料を用いてもよい。
基板からのＦｅ不純物の拡散の抑制などを期して、Ｉｎ
Ｐをバッファ（buffer）層として堆積するのが一般的で
ある。このバッファ層を設けることにより結晶欠陥等の
エピタキシャル成長層への伝幡を抑制するなどの効果を
生じる。また、バッファ層にはＩｎＰに限らずヒ化アル
ミニウム・インジウム等の他の材料を用いてもよい。
【００１１】ＩｎＰバッファ層上に感磁部となるＧａx
Ｉｎ1-x Ａｓ層を堆積する。ＧａxＩｎ1-x Ａｓの混晶
比ｘについては、０．３７≦ｘ≦０．５７とするのが望
ましい。何故ならばＩｎＰに格子整合するＧａx Ｉｎ
1-x Ａｓの混晶比ｘ＝0.47から混晶比がずれるに伴い、
Ｇａx Ｉｎ1-x ＡｓとＩｎＰとの格子定数の差、即ち格
子不整合度も顕著となり、多量の結晶欠陥等を誘発し結
晶性の低下を招くばかりか電子移動度の低下等の電気的
特性をも悪化させ、ホール素子の特性上積感度の改善に
多大な支障を来すからである。
Ｉｎ1-x Ａｓ層を堆積する。ＧａxＩｎ1-x Ａｓの混晶
比ｘについては、０．３７≦ｘ≦０．５７とするのが望
ましい。何故ならばＩｎＰに格子整合するＧａx Ｉｎ
1-x Ａｓの混晶比ｘ＝0.47から混晶比がずれるに伴い、
Ｇａx Ｉｎ1-x ＡｓとＩｎＰとの格子定数の差、即ち格
子不整合度も顕著となり、多量の結晶欠陥等を誘発し結
晶性の低下を招くばかりか電子移動度の低下等の電気的
特性をも悪化させ、ホール素子の特性上積感度の改善に
多大な支障を来すからである。
【００１２】また、Ｇａx Ｉｎ1-x Ａｓ層のキャリア濃
度は、高電子移動度を発揮させるためには１×１０15ｃ
ｍ-3以上１×１０17ｃｍ-3以下の範囲にすると好結果が
得られる。キャリア濃度が１×１０15ｃｍ-3未満である
とホール素子とした場合に入力及び出力電極のオーミッ
ク特性の不安定性が増したり、電極抵抗の増大を招き、
素子特性の不安定性を来すからである。一方、１×１０
17ｃｍ-3を越えると電子移動度の低下が顕著になり、高
感度ホール素子が得られなくなる。
度は、高電子移動度を発揮させるためには１×１０15ｃ
ｍ-3以上１×１０17ｃｍ-3以下の範囲にすると好結果が
得られる。キャリア濃度が１×１０15ｃｍ-3未満である
とホール素子とした場合に入力及び出力電極のオーミッ
ク特性の不安定性が増したり、電極抵抗の増大を招き、
素子特性の不安定性を来すからである。一方、１×１０
17ｃｍ-3を越えると電子移動度の低下が顕著になり、高
感度ホール素子が得られなくなる。
【００１３】また、Ｇａx Ｉｎ1-x Ａｓ層の膜厚につい
ては特段の制限はない。但し、ホール素子の実際の製作
に当たっては素子間を電気的に絶縁するためメサエッチ
ングと称する特定領域の結晶層を除去するための工程が
一般的に採用されるが、この際、素子間絶縁のためにメ
サエッチングにより除去すべき導電性を呈する層の膜
厚、とりもなおさずエピタキシャル成長層の全体的な厚
みが増すと必然的にメサエッチングに要する時間の増大
を伴い、結晶方位に因るエッチング量並びにエッチング
形状に顕著な差異を生じさせる。このことがホール素子
の重要な特性の一つである不平衡率の増大をもたらし、
素子特性の高品位化を妨げると共に良品素子収率の低下
を招く。従って、本発明に記すヘテロ構造を構成するに
あたってはその構成要素であるＧａx Ｉｎ1-x Ａｓ層や
ＩｎＰ層の合計の膜厚をおおよそ５μｍより薄く設定す
ると好結果が得られる。
ては特段の制限はない。但し、ホール素子の実際の製作
に当たっては素子間を電気的に絶縁するためメサエッチ
ングと称する特定領域の結晶層を除去するための工程が
一般的に採用されるが、この際、素子間絶縁のためにメ
サエッチングにより除去すべき導電性を呈する層の膜
厚、とりもなおさずエピタキシャル成長層の全体的な厚
みが増すと必然的にメサエッチングに要する時間の増大
を伴い、結晶方位に因るエッチング量並びにエッチング
形状に顕著な差異を生じさせる。このことがホール素子
の重要な特性の一つである不平衡率の増大をもたらし、
素子特性の高品位化を妨げると共に良品素子収率の低下
を招く。従って、本発明に記すヘテロ構造を構成するに
あたってはその構成要素であるＧａx Ｉｎ1-x Ａｓ層や
ＩｎＰ層の合計の膜厚をおおよそ５μｍより薄く設定す
ると好結果が得られる。
【００１４】次に、Ｇａx Ｉｎ1-x Ａｓ層の内部に歪層
を設けることによってさらに高電子移動度が達成され
る。本発明者が鋭意検討を加えた結果、ヘテロ接合界面
からＧａx Ｉｎ1-x Ａｓ層厚さの２０％以内の領域に歪
を与えるのが良い。本発明者の実験の結果を図３に示
す。図３はＧａ0.47Ｉｎ0.53Ａｓ層とＩｎＰ層とのヘテ
ロ接合において感磁部層全体の膜厚に占める歪層の厚さ
の割合と室温での電子移動度との関係を示したものであ
る。図３に示したように、全体の膜厚の２０％を越える
と電子移動度は極端に低下してくる。
を設けることによってさらに高電子移動度が達成され
る。本発明者が鋭意検討を加えた結果、ヘテロ接合界面
からＧａx Ｉｎ1-x Ａｓ層厚さの２０％以内の領域に歪
を与えるのが良い。本発明者の実験の結果を図３に示
す。図３はＧａ0.47Ｉｎ0.53Ａｓ層とＩｎＰ層とのヘテ
ロ接合において感磁部層全体の膜厚に占める歪層の厚さ
の割合と室温での電子移動度との関係を示したものであ
る。図３に示したように、全体の膜厚の２０％を越える
と電子移動度は極端に低下してくる。
【００１５】ヘテロ接合界面から一定の範囲の領域に歪
層を設ける方法には幾つかの方法がある。例えばＩｎＰ
バッファ層をエピタキシャル成長させ、次に感磁部層と
なるＧａx Ｉｎ1-x Ａｓ層をエピタキシャル成長させ、
其の後に引続く冷却過程で冷却速度を適宜調節すること
により、比較的簡単に歪層を作ることができる。即ち、
ＭＯＶＰＥ法におけるＩｎＰ層とＧａx Ｉｎ1-x Ａｓ層
の通常の成長温度である６００℃前後から２００℃に至
までを約２０分の時間をかけて冷却する。即ち、毎分２
０℃前後の冷却速度で冷却すると比較的容易に歪を発生
させることができる。冷却速度をさらに早くすると歪が
存在する領域が広がる傾向にある。例えば冷却速度が３
５℃前後になると歪が存在する領域は４０％にも達す
る。歪を発生させる手法にはＧａx Ｉｎ1-x Ａｓ層の混
晶比をヘテロ接合界面から漸次変化させ、最終的にＩｎ
Ｐと格子整合するｘ＝０．４７としてもよい。但し、こ
の場合異なる混晶比の極端に厚い層を介在させると歪の
存在する領域が適正範囲を越えるので、異なる混晶比の
層の厚さは最大でも１０ｎｍに留めておくべきである。
層を設ける方法には幾つかの方法がある。例えばＩｎＰ
バッファ層をエピタキシャル成長させ、次に感磁部層と
なるＧａx Ｉｎ1-x Ａｓ層をエピタキシャル成長させ、
其の後に引続く冷却過程で冷却速度を適宜調節すること
により、比較的簡単に歪層を作ることができる。即ち、
ＭＯＶＰＥ法におけるＩｎＰ層とＧａx Ｉｎ1-x Ａｓ層
の通常の成長温度である６００℃前後から２００℃に至
までを約２０分の時間をかけて冷却する。即ち、毎分２
０℃前後の冷却速度で冷却すると比較的容易に歪を発生
させることができる。冷却速度をさらに早くすると歪が
存在する領域が広がる傾向にある。例えば冷却速度が３
５℃前後になると歪が存在する領域は４０％にも達す
る。歪を発生させる手法にはＧａx Ｉｎ1-x Ａｓ層の混
晶比をヘテロ接合界面から漸次変化させ、最終的にＩｎ
Ｐと格子整合するｘ＝０．４７としてもよい。但し、こ
の場合異なる混晶比の極端に厚い層を介在させると歪の
存在する領域が適正範囲を越えるので、異なる混晶比の
層の厚さは最大でも１０ｎｍに留めておくべきである。
【００１６】このようにして得た歪層を内在したヘテロ
接合からなるエピタキシャルウエハのシート抵抗と室温
電子移動度の関係を図４に示す。ここでは感磁部層全体
の厚さは１５０ｎｍであり、透過電子顕微鏡による観察
の結果、歪層の介在する範囲はヘテロ接合界面から約１
６ｎｍの範囲であり、感磁部層全厚の約１０％に相当す
る。また、図４には図３に対応する歪の介在領域が感磁
部層厚さ全体の２０％から４０％であるウエハについて
も示してある。図４によれば従来はシート抵抗の値にか
かわらず電子移動度は８，０００cm2/V・S であったが、
本発明によればシート抵抗が１，０００〜１，５００Ω
／□のものでは、電子移動度は１０，０００cm2/V・S 〜
１２，０００cm2/V・S のものが得られる。
接合からなるエピタキシャルウエハのシート抵抗と室温
電子移動度の関係を図４に示す。ここでは感磁部層全体
の厚さは１５０ｎｍであり、透過電子顕微鏡による観察
の結果、歪層の介在する範囲はヘテロ接合界面から約１
６ｎｍの範囲であり、感磁部層全厚の約１０％に相当す
る。また、図４には図３に対応する歪の介在領域が感磁
部層厚さ全体の２０％から４０％であるウエハについて
も示してある。図４によれば従来はシート抵抗の値にか
かわらず電子移動度は８，０００cm2/V・S であったが、
本発明によればシート抵抗が１，０００〜１，５００Ω
／□のものでは、電子移動度は１０，０００cm2/V・S 〜
１２，０００cm2/V・S のものが得られる。
【００１７】次に、上記のようにＩｎＰ単結晶基板上に
成長させたＩｎＰバッファ層及びＧａＩｎＡｓ感磁部層
から構成されるエピタキシャルウエハを母体材料とし
て、ＧａＩｎＡｓホール素子を製作する。この製作に当
たっては公知のフォトリソグラフィ技術、エッチング技
術等の加工技術を駆使し、ホール素子としての機能を発
揮するＧａＩｎＡｓ感磁部層並びにＩｎＰバッファ層に
いわゆるメサエッチングを施し、素子機能領域をメサ状
に加工する。このメサ加工に際し、十字形に交差する２
つの半導体薄メサ層は、各々互いに直交する＜０バー１
１＞並びに＜０バー１バー１＞方向に平行に設ける。
成長させたＩｎＰバッファ層及びＧａＩｎＡｓ感磁部層
から構成されるエピタキシャルウエハを母体材料とし
て、ＧａＩｎＡｓホール素子を製作する。この製作に当
たっては公知のフォトリソグラフィ技術、エッチング技
術等の加工技術を駆使し、ホール素子としての機能を発
揮するＧａＩｎＡｓ感磁部層並びにＩｎＰバッファ層に
いわゆるメサエッチングを施し、素子機能領域をメサ状
に加工する。このメサ加工に際し、十字形に交差する２
つの半導体薄メサ層は、各々互いに直交する＜０バー１
１＞並びに＜０バー１バー１＞方向に平行に設ける。
【００１８】然るメサエッチングを施した後、入力用並
びに出力用電極を形成する。この形成に当たってはメサ
エッチングされたウエハの表面全体に一般のフォトレジ
スト材を塗布する。然る後、電極を形成すべき領域を公
知のフォトリソグラフィー法によりパターニング（patt
erning）し入・出力電極を形成する領域に在るフォトレ
ジスト材のみを剥離除去し、直下に存在する感磁部層の
ＧａＩｎＡｓ層の表層を露出させる。
びに出力用電極を形成する。この形成に当たってはメサ
エッチングされたウエハの表面全体に一般のフォトレジ
スト材を塗布する。然る後、電極を形成すべき領域を公
知のフォトリソグラフィー法によりパターニング（patt
erning）し入・出力電極を形成する領域に在るフォトレ
ジスト材のみを剥離除去し、直下に存在する感磁部層の
ＧａＩｎＡｓ層の表層を露出させる。
【００１９】次に電極材料となす金（元素記号：Ａｕ）
・ゲルマニウム（元素記号：Ｇｅ）合金を当該加工を施
したレジスト材上に真空蒸着する。次に、パッシベーシ
ョン膜とする絶縁性を有する二酸化珪素（ＳｉＯ2 ）膜
等を公知のプラズマＣＶＤ法によりウエハ表面を被覆す
る。上記の如く製作された二酸化珪素絶縁膜を一般的な
レジスト材で被覆する。然る後、ダイシングのために必
要なダイシングラインを形成する。所定位置に相当する
部分のレジスト材を公知のフォトリソグラフィー技術に
より除去し、直下のＳｉＯ2 絶縁膜を露出させる。更
に、露出したＳｉＯ2 絶縁膜をフッ化水素酸（化学式：
ＨＦ）に浸し、当該部分のＳｉＯ2 絶縁膜を溶解し除去
する。これにより入・出力電極の表面並びにダイシング
ラインの形成部にあっては、ＧａＩｎＡｓ層表面を露出
させる。ダイシングラインに相当する部分に露出してい
るＧａＩｎＡｓ層を適当な無機酸を利用しエッチング除
去すれば良い。然る後、ＧａＩｎＡｓ層の直下にあるＩ
ｎＰ層を無機酸により除去する。通常は、更にエッチン
グを進行させＩｎＰ単結晶基板の表層部の一部迄除去す
る。
・ゲルマニウム（元素記号：Ｇｅ）合金を当該加工を施
したレジスト材上に真空蒸着する。次に、パッシベーシ
ョン膜とする絶縁性を有する二酸化珪素（ＳｉＯ2 ）膜
等を公知のプラズマＣＶＤ法によりウエハ表面を被覆す
る。上記の如く製作された二酸化珪素絶縁膜を一般的な
レジスト材で被覆する。然る後、ダイシングのために必
要なダイシングラインを形成する。所定位置に相当する
部分のレジスト材を公知のフォトリソグラフィー技術に
より除去し、直下のＳｉＯ2 絶縁膜を露出させる。更
に、露出したＳｉＯ2 絶縁膜をフッ化水素酸（化学式：
ＨＦ）に浸し、当該部分のＳｉＯ2 絶縁膜を溶解し除去
する。これにより入・出力電極の表面並びにダイシング
ラインの形成部にあっては、ＧａＩｎＡｓ層表面を露出
させる。ダイシングラインに相当する部分に露出してい
るＧａＩｎＡｓ層を適当な無機酸を利用しエッチング除
去すれば良い。然る後、ＧａＩｎＡｓ層の直下にあるＩ
ｎＰ層を無機酸により除去する。通常は、更にエッチン
グを進行させＩｎＰ単結晶基板の表層部の一部迄除去す
る。
【００２０】
【作用】ヘテロ接合界面から一定の範囲の距離内にある
Ｇａx Ｉｎ1-x Ａｓ層内に歪層を設けることにより、当
該ヘテロ接合の電子移動度を向上させる。
Ｇａx Ｉｎ1-x Ａｓ層内に歪層を設けることにより、当
該ヘテロ接合の電子移動度を向上させる。
【００２１】
【実施例】本発明を実施例を基に詳細に説明する。図１
は本発明に係わるＧａＩｎＡｓ結晶層を感磁部とするホ
ール素子の模式的な平面図である。また、図２は図１に
示した平面模式図の破線Ａ−Ａ’の方向に沿った垂直断
面の概略図である。エピタキシャルウエハの形成に当た
っては、鉄を添加した比抵抗が約１０6 Ω・ｃｍの面方
位（１００）の半絶縁性高抵抗ＩｎＰ単結晶基板（１０
１）に、第一の層としてアンドープＩｎＰ層（１０２）
を約１００ｎｍの厚さで成長させた。このＩｎＰ層（１
０２）のキャリア濃度をホール効果法により測定した結
果、約２×１０15ｃｍ-3であった。
は本発明に係わるＧａＩｎＡｓ結晶層を感磁部とするホ
ール素子の模式的な平面図である。また、図２は図１に
示した平面模式図の破線Ａ−Ａ’の方向に沿った垂直断
面の概略図である。エピタキシャルウエハの形成に当た
っては、鉄を添加した比抵抗が約１０6 Ω・ｃｍの面方
位（１００）の半絶縁性高抵抗ＩｎＰ単結晶基板（１０
１）に、第一の層としてアンドープＩｎＰ層（１０２）
を約１００ｎｍの厚さで成長させた。このＩｎＰ層（１
０２）のキャリア濃度をホール効果法により測定した結
果、約２×１０15ｃｍ-3であった。
【００２２】然る後、上記のＩｎＰ結晶層（１０２）上
にキャリア濃度が２×１０16cm-3で混晶比を０．４７と
したアンドープｎ形Ｇａ0.47Ｉｎ0.53Ａｓ（１０３）を
２５０ｎｍの厚さに堆積した。ここでは従来のようにス
ペーサーは挿入しておらず、ＩｎＰバッファ層（１０
２）とＧａ0.47Ｉｎ0.53Ａｓ（１０３）とを直接ヘテロ
接合させた。尚、本実施例ではＩｎＰ、ＧａＩｎＡｓ結
晶層の双方共に、結合価が一価のシクロペンタジエニル
インジウム（化学式：Ｃ5 Ｈ5 Ｉｎ）をＩｎ源とする常
圧ＭＯＶＰＥ法で成長させた。成長温度はいずれも６１
０℃である。エピタキシャル成長が終了した後、成長温
度である６１０℃から２００℃になるまでの範囲を２０
分かけて、つまり毎分約２０℃の冷却速度で冷却した。
この場合透過電子顕微鏡での観察では、歪層はヘテロ接
合界面から２０ｎｍの範囲に存在しており、ＧａＩｎＡ
ｓ層全体の厚さ１５０ｎｍの約１３％に相当する。
にキャリア濃度が２×１０16cm-3で混晶比を０．４７と
したアンドープｎ形Ｇａ0.47Ｉｎ0.53Ａｓ（１０３）を
２５０ｎｍの厚さに堆積した。ここでは従来のようにス
ペーサーは挿入しておらず、ＩｎＰバッファ層（１０
２）とＧａ0.47Ｉｎ0.53Ａｓ（１０３）とを直接ヘテロ
接合させた。尚、本実施例ではＩｎＰ、ＧａＩｎＡｓ結
晶層の双方共に、結合価が一価のシクロペンタジエニル
インジウム（化学式：Ｃ5 Ｈ5 Ｉｎ）をＩｎ源とする常
圧ＭＯＶＰＥ法で成長させた。成長温度はいずれも６１
０℃である。エピタキシャル成長が終了した後、成長温
度である６１０℃から２００℃になるまでの範囲を２０
分かけて、つまり毎分約２０℃の冷却速度で冷却した。
この場合透過電子顕微鏡での観察では、歪層はヘテロ接
合界面から２０ｎｍの範囲に存在しており、ＧａＩｎＡ
ｓ層全体の厚さ１５０ｎｍの約１３％に相当する。
【００２３】次に、ＧａＩｎＡｓ感磁部層（１０３）を
通常の有機フォトレジスト材で全面を被覆し、その後、
公知のフォトリソグラフィー技術とエッチング技術を駆
使し、入・出力電極を形成すべき領域並びに感磁部とな
す領域（１０４）をメサ形状に加工した。本実施例では
メサエッチング加工には無機酸を使用した。その後、Ｇ
ａＩｎＡｓ層（１０３）の表面を再び有機レジスト材で
全面に亘り被覆した。次に各々一対をなす入力電極（１
０５）と出力電極（１０６）を形成すべき領域に存在す
る上記レジスト材のみをフォトリソグラフィ技術を利用
して除去し、ＧａＩｎＡｓ層（１０３）の表面を露出さ
せた。然る後、Ｇｅを重量で約１３％程度含むＡｕ・Ｇ
ｅ合金を真空蒸着した。その後、当該ウエハを有機溶剤
混合液に浸し、レジスト材を剥離すると同時に蒸着によ
ってレジスト材上に被着した素子の製作上不要となるＡ
ｕ・Ｇｅ合金膜をいわゆるリフトオフ（lift-off）法で
除去した。次に、オーミック性電極を得るために電極と
なる合金膜を被着させたウエハを温度４２０℃で数分間
熱処理した。
通常の有機フォトレジスト材で全面を被覆し、その後、
公知のフォトリソグラフィー技術とエッチング技術を駆
使し、入・出力電極を形成すべき領域並びに感磁部とな
す領域（１０４）をメサ形状に加工した。本実施例では
メサエッチング加工には無機酸を使用した。その後、Ｇ
ａＩｎＡｓ層（１０３）の表面を再び有機レジスト材で
全面に亘り被覆した。次に各々一対をなす入力電極（１
０５）と出力電極（１０６）を形成すべき領域に存在す
る上記レジスト材のみをフォトリソグラフィ技術を利用
して除去し、ＧａＩｎＡｓ層（１０３）の表面を露出さ
せた。然る後、Ｇｅを重量で約１３％程度含むＡｕ・Ｇ
ｅ合金を真空蒸着した。その後、当該ウエハを有機溶剤
混合液に浸し、レジスト材を剥離すると同時に蒸着によ
ってレジスト材上に被着した素子の製作上不要となるＡ
ｕ・Ｇｅ合金膜をいわゆるリフトオフ（lift-off）法で
除去した。次に、オーミック性電極を得るために電極と
なる合金膜を被着させたウエハを温度４２０℃で数分間
熱処理した。
【００２４】更に、当該入・出力用の電極（１０５及び
１０６）と電気的の連結させてパッド電極（１０７）を
各電極に設けた。該パッド電極（１０７）は、上記に如
くメサエッチングにより露出せしめたＩｎＰ単結晶基板
（１０１）の表層部に載置した。これは熱処理時にＧａ
ＩｎＡｓ感磁部層に直接、歪が導入されるのを防止する
ためである。更に、上記工程を経たヘテロ接合材料の表
面の入・出力電極部以外の領域を、プラズマＣＶＤ法を
使用して二酸化珪素膜（１０８）により被覆した。酸化
膜の堆積膜厚は約４００ｎｍとした。更に、素子の表面
全体を再び一般のフォトレジスト材で覆い、ウエハの全
面に形成されたホール素子を単体に分離しホール素子チ
ップとなすためのダイシングライン（１１０）を形成す
べくパターニングを施した。然る後、各層を順次エッチ
ングにより除去しダイシングライン（１１０）となし
た。
１０６）と電気的の連結させてパッド電極（１０７）を
各電極に設けた。該パッド電極（１０７）は、上記に如
くメサエッチングにより露出せしめたＩｎＰ単結晶基板
（１０１）の表層部に載置した。これは熱処理時にＧａ
ＩｎＡｓ感磁部層に直接、歪が導入されるのを防止する
ためである。更に、上記工程を経たヘテロ接合材料の表
面の入・出力電極部以外の領域を、プラズマＣＶＤ法を
使用して二酸化珪素膜（１０８）により被覆した。酸化
膜の堆積膜厚は約４００ｎｍとした。更に、素子の表面
全体を再び一般のフォトレジスト材で覆い、ウエハの全
面に形成されたホール素子を単体に分離しホール素子チ
ップとなすためのダイシングライン（１１０）を形成す
べくパターニングを施した。然る後、各層を順次エッチ
ングにより除去しダイシングライン（１１０）となし
た。
【００２５】このホール素子の電気的特性、特に電子移
動度を従来のＧａＩｎＡｓホール素子のそれと比較し
た。結果を図５に示す。ここで言う従来のホール素子と
は、緩衝層並びに感磁部層内に存在する歪層の厚さが約
５２ｎｍと全体の層厚の約３５％のＧａx Ｉｎ1-x Ａｓ
／ＩｎＰヘテロ接合ホール素子を指す。その結果、本発
明によるホール素子では平均の室温における電子移動度
は１０，０００cm2/V・S に達するのにたいして、従来例
では約６，１００cm2/V・S と約４０％の差異が現われ、
本発明の優位性が示された。
動度を従来のＧａＩｎＡｓホール素子のそれと比較し
た。結果を図５に示す。ここで言う従来のホール素子と
は、緩衝層並びに感磁部層内に存在する歪層の厚さが約
５２ｎｍと全体の層厚の約３５％のＧａx Ｉｎ1-x Ａｓ
／ＩｎＰヘテロ接合ホール素子を指す。その結果、本発
明によるホール素子では平均の室温における電子移動度
は１０，０００cm2/V・S に達するのにたいして、従来例
では約６，１００cm2/V・S と約４０％の差異が現われ、
本発明の優位性が示された。
【００２６】
【発明の効果】本発明によれば、高電子移動度特性を安
定して付与できる効果をもたらし、且つまた高感度のホ
ール素子の安定的な供給をもたらす。
定して付与できる効果をもたらし、且つまた高感度のホ
ール素子の安定的な供給をもたらす。
【図１】本発明に係わるホール素子の模式的な平面図で
ある。
ある。
【図２】図１に示すホール素子の平面模式図の破線Ａ−
Ａ’に沿った断面を模式的に示す図である。
Ａ’に沿った断面を模式的に示す図である。
【図３】感磁部層全体の膜厚に対する歪の存在する割合
と、室温電子移動度との関係を示す図である。
と、室温電子移動度との関係を示す図である。
【図４】ヘテロ接合のシート抵抗と室温電子移動度との
関係を示す図である。
関係を示す図である。
【図５】本発明例と従来例との電子移動度を比較する図
である。
である。
（１０１） Ｆｅ添加高抵抗ＩｎＰ単結晶基板 （１０２） ＩｎＰ緩衝層 （１０３） ＧａＩｎＡｓ感磁部層 （１０４） メサ領域 （１０５） 入力電極 （１０６） 出力電極 （１０７） パッド電極 （１０８） 酸化膜 （１０９） ダイシングライン
Claims (3)
- 【請求項１】 III−Ｖ族化合物半導体のヘテロ接合を
具備してなる磁電変換素子において、感磁部層内のヘテ
ロ接合界面から感磁部層の膜厚の２０％以内の領域に歪
層を存在させたことを特徴とする磁電変換素子。 - 【請求項２】 感磁部層がヒ化ガリウム・インジウム
（ＧａＩｎＡｓ）からなることを特徴とする請求項１記
載の磁電変換素子。 - 【請求項３】 ヘテロ接合がヒ化ガリウム・インジウム
（ＧａＩｎＡｓ）とヒ化アルミニウム・インジウム（Ａ
ｌＩｎＡｓ）、リン化インジウム（ＩｎＰ）もしくはリ
ン化インジウムと格子整合する III−Ｖ族化合物半導体
のうちのいずれか１種であることを特徴とする請求項１
記載の磁電変換素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22262993A JP3395277B2 (ja) | 1993-09-07 | 1993-09-07 | 磁電変換素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22262993A JP3395277B2 (ja) | 1993-09-07 | 1993-09-07 | 磁電変換素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0779031A true JPH0779031A (ja) | 1995-03-20 |
| JP3395277B2 JP3395277B2 (ja) | 2003-04-07 |
Family
ID=16785451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22262993A Expired - Fee Related JP3395277B2 (ja) | 1993-09-07 | 1993-09-07 | 磁電変換素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3395277B2 (ja) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114089A (en) * | 1978-02-24 | 1979-09-05 | Toshiba Corp | Hall element using gallium arsenide crystal |
| JPS60198877A (ja) * | 1984-03-23 | 1985-10-08 | Nippon Denso Co Ltd | ホ−ル素子 |
| JPS613464A (ja) * | 1984-06-18 | 1986-01-09 | Hitachi Ltd | 半導体装置 |
| JPS642384A (en) * | 1987-06-24 | 1989-01-06 | Seiichi Tanuma | Hall element |
| JPH04106988A (ja) * | 1990-08-27 | 1992-04-08 | Asahi Chem Ind Co Ltd | ＩｎＡｓホール素子 |
| JPH04298050A (ja) * | 1991-03-27 | 1992-10-21 | Hitachi Ltd | 歪付キャリア供給層を有するヘテロ構造素子 |
| WO1993002479A1 (fr) * | 1991-07-16 | 1993-02-04 | Asahi Kasei Kogyo Kabushiki Kaisha | Capteur a semiconductor et son procede de fabrication |
| JPH05218528A (ja) * | 1992-02-06 | 1993-08-27 | Asahi Chem Ind Co Ltd | 磁電変換素子 |
| JPH0779032A (ja) * | 1993-09-07 | 1995-03-20 | Showa Denko Kk | ＧａＩｎＡｓ２次元電子ホール素子 |
-
1993
- 1993-09-07 JP JP22262993A patent/JP3395277B2/ja not_active Expired - Fee Related
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114089A (en) * | 1978-02-24 | 1979-09-05 | Toshiba Corp | Hall element using gallium arsenide crystal |
| JPS60198877A (ja) * | 1984-03-23 | 1985-10-08 | Nippon Denso Co Ltd | ホ−ル素子 |
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| JPH04106988A (ja) * | 1990-08-27 | 1992-04-08 | Asahi Chem Ind Co Ltd | ＩｎＡｓホール素子 |
| JPH04298050A (ja) * | 1991-03-27 | 1992-10-21 | Hitachi Ltd | 歪付キャリア供給層を有するヘテロ構造素子 |
| WO1993002479A1 (fr) * | 1991-07-16 | 1993-02-04 | Asahi Kasei Kogyo Kabushiki Kaisha | Capteur a semiconductor et son procede de fabrication |
| JPH05218528A (ja) * | 1992-02-06 | 1993-08-27 | Asahi Chem Ind Co Ltd | 磁電変換素子 |
| JPH0779032A (ja) * | 1993-09-07 | 1995-03-20 | Showa Denko Kk | ＧａＩｎＡｓ２次元電子ホール素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3395277B2 (ja) | 2003-04-07 |
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