JPH077908B2 - Pulse delay circuit - Google Patents
Pulse delay circuitInfo
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- JPH077908B2 JPH077908B2 JP62180116A JP18011687A JPH077908B2 JP H077908 B2 JPH077908 B2 JP H077908B2 JP 62180116 A JP62180116 A JP 62180116A JP 18011687 A JP18011687 A JP 18011687A JP H077908 B2 JPH077908 B2 JP H077908B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、テレビジョン受像機等のブラウン管面上の所
定位置に正しく映像信号を表示させるための水平同期信
号の遅延回路に関するものである。Description: TECHNICAL FIELD The present invention relates to a horizontal synchronizing signal delay circuit for correctly displaying a video signal at a predetermined position on the surface of a cathode ray tube of a television receiver or the like.
（従来の技術） 従来この種の遅延回路は、被遅延パルス（水平同期信
号）を単安定回路にトリガ入力として印加し、前記単安
定回路の出力パルスを積分した電圧値が一定になるよ
う、前記単安定回路の遅延時間を制御する帰還回路を構
成し、前記単安定回路の出力パルスを微分し波形整形し
た信号を被遅延パルスの遅延出力パルス（遅延された水
平同期信号）としていた。(Prior Art) Conventionally, in this type of delay circuit, a delayed pulse (horizontal synchronizing signal) is applied as a trigger input to a monostable circuit so that the voltage value obtained by integrating the output pulse of the monostable circuit becomes constant. A feedback circuit for controlling the delay time of the monostable circuit is configured, and a signal obtained by differentiating the output pulse of the monostable circuit and shaping the waveform is used as a delayed output pulse of the delayed pulse (delayed horizontal synchronizing signal).
（発明が解決しようとする問題点） 従来、水平同期信号と垂直同期信号で複合同期信号を作
る時に、垂直同期信号と所定の時間関係にある水平同期
信号の一部が欠落したり、また、水平同期信号の周波数
が大きく変化すると、その遅延回路が帰還回路で構成さ
れているためその次からの水平同期信号に対する遅延制
御量が不適切になり、垂直同期信号終了後の映像信号が
ブラウン管面上で曲がって表示されるという欠点があっ
た。(Problems to be Solved by the Invention) Conventionally, when a composite sync signal is formed by a horizontal sync signal and a vertical sync signal, a part of the horizontal sync signal having a predetermined time relationship with the vertical sync signal is lost, or When the frequency of the horizontal sync signal changes greatly, the delay circuit is composed of a feedback circuit, so the delay control amount for the horizontal sync signal from the next on becomes inadequate, and the video signal after the vertical sync signal ends becomes a cathode ray tube surface. It had a drawback that it was bent and displayed above.
（発明の目的） 本発明は上述した従来の欠点を解消し、水平同期信号を
遅延させる単安定回路に対する遅延制御量を安定化し、
水平同期信号が一瞬乱れても、その次の水平同期信号か
らは正しく遅延制御が行われ、映像信号がブラウン管面
上に正しく表示されることを目的とするものである。(Object of the Invention) The present invention solves the above-mentioned conventional drawbacks and stabilizes the delay control amount for a monostable circuit that delays a horizontal synchronization signal.
Even if the horizontal synchronizing signal is disturbed for a moment, the delay control is correctly performed from the next horizontal synchronizing signal so that the video signal is correctly displayed on the cathode ray tube surface.
（発明の構成） 本発明は、上記目的を達成するため、複数の単安定回路
を用いて水平同期信号を約１周期遅延させるパルス遅延
回路に於いて、前記水平同期信号の周期（Ｔ）で出力パ
ルス（T1）を出力する第１の単安定回路と、前記出力パ
ルス（T1）に基づきＴ＝T1＋T2の関係を保つ出力パルス
（T2）を出力する第２の単安定回路と、前記出力パルス
（T2）を波形整形する波形整形回路と、前記波形整形さ
れた出力パルス（T2）で駆動される水平発振回路と、前
記水平発振回路の出力パルスで駆動され一定の遅延量を
もつ水平ドライバパルス（T3）を出力する水平ドライブ
回路と、前記水平ドライブパルス（T3）で駆動されるそ
れぞれの水平偏向回路および前記出力パルス（T1）と同
じパルス幅の出力パルス（T1′）を出力する所定の時定
数をもつ第３の単安定回路と、前記出力パルス（T1′）
を積分した積分電圧（ｆ）を定められた電圧（ｅ）と同
一となるように遅延制御を行い、かつ前記出力パルス
（T1′）と前記出力パルス（T1）の比率関係（T1′/
T1）が一定となるようにする所定の時定数をもつ前記第
１および第２の単安定回路に帰還回路を介して同時に演
算出力を加える演算増幅器とからなり、前記演算増幅器
により前記第１および第２の単安定回路の出力パルスの
和（T1＋T2）が前記水平同期信号の周期（Ｔ）と一定の
遅延比率（T1＋T2/T）となるようにしたことを特徴とす
る。(Structure of the Invention) In order to achieve the above-mentioned object, the present invention provides a pulse delay circuit for delaying a horizontal synchronizing signal by about one cycle by using a plurality of monostable circuits. A first monostable circuit that outputs an output pulse (T 1 ) and a second monostable circuit that outputs an output pulse (T 2 ) that maintains the relationship of T = T 1 + T 2 based on the output pulse (T 1 ). a circuit, a waveform shaping circuit for waveform shaping the output pulse (T 2), wherein the horizontal oscillator circuit driven by waveform-shaped output pulse (T 2), is driven by the output pulses of the horizontal oscillation circuit constant A horizontal drive circuit that outputs a horizontal driver pulse (T 3 ) having a delay amount of, a horizontal deflection circuit that is driven by the horizontal drive pulse (T 3 ), and the same pulse width as the output pulse (T 1 ). predetermined for outputting the output pulse (T 1 ') A third monostable circuit having a time constant, the output pulse (T 1 ')
Delay control is performed so that the integrated voltage (f) obtained by integrating is equal to the predetermined voltage (e), and the ratio relationship (T 1 ) between the output pulse (T 1 ′) and the output pulse (T 1 ). ′ /
T 1 ) comprises a first and second monostable circuit having a predetermined time constant that keeps T 1 ) constant, and an operational amplifier that simultaneously applies an operational output via a feedback circuit. And the sum (T 1 + T 2 ) of the output pulses of the second monostable circuit has a constant delay ratio (T 1 + T 2 / T) with the period (T) of the horizontal synchronizing signal. To do.
（作 用） 本発明は上述した構成により、一定な遅延量をもつ水平
ドライブパルス等により駆動される第３の単安定回路の
出力パルスを用いることによって水平同期信号の遅延を
行なう第１および第２の単安定回路に対し安定な遅延制
御を行なうことができる。(Operation) According to the present invention, with the above-described configuration, the first and first horizontal synchronizing signals are delayed by using the output pulse of the third monostable circuit driven by the horizontal drive pulse or the like having a constant delay amount. Stable delay control can be performed on the second monostable circuit.
（実施例） 第１図は本発明の一実施例の回路ブロック図を示し、第
２図は第１図の各部ライン上の波形を示すものである。
第１図の1,2および７はそれぞれ第1,第２および第３の
単安定回路であり、単安定回路１は水平同期信号（第２
図a:周期Ｔ）でトリガされ、時定数素子R1,C1の充放電
時間による出力パルス（第２図b:パルス幅T1）を出力す
る。単安定回路２は出力パルスｂを微分素子R2,C2で微
分したパルスでトリガされ、時定数素子R3,C3の充放電
時間による出力パルス（第２図c:パルス幅T2）を得るが
Ｔ＝T1＋T2の関係を保つ。次に前記出力パルスＣが波形
整形回路３で整形した出力パルスでもって水平発振回路
４がトリガされ、水平ドライブ回路５を起動して得られ
た水平ドライブパルス（第２図d:一定の遅延量をもつパ
ルス幅T3）が第３の単安定回路７をトリガする。これも
時定数素子R5,C5により出力パルス（第２図g:パルス幅
Ｔ′１＝T1）を得て、積分素子R4,C4へ供給する。８は
演算増幅器で（＋）端子に出力パルス（第２図ｇ）の積
分電圧（第２図ｆ）が、また（−）端子に電圧（第２図
ｅ）が加えられ、電圧ｆが電圧ｅと同一となるよう動作
し、第１および第２の単安定回路1,2に対する遅延制御
を行なう。(Embodiment) FIG. 1 shows a circuit block diagram of an embodiment of the present invention, and FIG. 2 shows waveforms on each part line of FIG.
1, 1 and 2 are the first, second and third monostable circuits respectively, and the monostable circuit 1 is a horizontal synchronizing signal (second
Triggered in Fig. A: cycle T), the output pulse (Fig. 2b: pulse width T 1 ) according to the charge / discharge time of the time constant elements R 1 and C 1 is output. The monostable circuit 2 is triggered by a pulse obtained by differentiating the output pulse b with the differentiating elements R 2 and C 2 , and the output pulse according to the charge / discharge time of the time constant elements R 3 and C 3 (Fig. 2c: pulse width T 2 ). , But keep the relation of T = T 1 + T 2 . Next, the horizontal drive circuit 5 is triggered by the output pulse obtained by shaping the output pulse C by the waveform shaping circuit 3, and the horizontal drive pulse obtained by activating the horizontal drive circuit 5 (FIG. 2 d: a constant delay amount). A pulse width T 3 ) with a pulse triggers the third monostable circuit 7. An output pulse (FIG. 2g: pulse width T ′ 1 = T 1 ) is also obtained from the time constant elements R 5 and C 5 and supplied to the integrating elements R 4 and C 4 . Reference numeral 8 denotes an operational amplifier, to which the integrated voltage (Fig. 2f) of the output pulse (Fig. 2g) is applied to the (+) terminal, and the voltage (Fig. 2e) is applied to the (-) terminal. It operates so as to be the same as e, and performs delay control for the first and second monostable circuits 1 and 2.
次に本実施例の動作を説明する。水平同期信号ａが供給
されると第１および第２の単安定回路1,2が時定数素子R
1,C1およびR3,C3のタイミングで動作し、出力パルスｂ
およびｃを得る。そのパルス幅の和T1＋T2は水平同期信
号の１周期Ｔと同じとする。ついで出力パルスＣが波形
整形回路３で整形され、その出力パルスで水平発振回路
４が動作する。この回路４の出力パルスが水平ドライブ
回路５に加えられ、一定の遅延量をもつ水平ドライブパ
ルスｄで水平偏向回路６に供給すると共に、第３の単安
定回路７をトリガする。単安定回路７は時定数素子R5,C
5のタイミングで動作し出力パルスｇを得て、積分素子R
4,C4で電圧ｆを得る。これは演算増幅器８の（＋）端子
に入力され、（−）端子に加えられた電圧ｅと同一とな
るよう演算処理を行なう。Next, the operation of this embodiment will be described. When the horizontal synchronizing signal a is supplied, the first and second monostable circuits 1 and 2 are time constant elements R
Operates with the timing of 1 , C 1 and R 3 , C 3 , and output pulse b
And c are obtained. The sum of the pulse widths T 1 + T 2 is the same as one period T of the horizontal synchronizing signal. Then, the output pulse C is shaped by the waveform shaping circuit 3, and the horizontal oscillation circuit 4 operates with the output pulse. The output pulse of this circuit 4 is applied to the horizontal drive circuit 5, and is supplied to the horizontal deflection circuit 6 with the horizontal drive pulse d having a constant delay amount, and at the same time, the third monostable circuit 7 is triggered. The monostable circuit 7 is a time constant element R 5 , C.
It operates at the timing of 5 and obtains the output pulse g, and the integration element R
The voltage f is obtained at 4 and C 4 . This is input to the (+) terminal of the operational amplifier 8 and arithmetic processing is performed so as to be the same as the voltage e applied to the (-) terminal.
上述したことから分かるように第３の単安定回路７の出
力パルスｇと第１の単安定回路１の出力パルスｂとは第
２図から両者の比率関係（Ｔ′1/T1）は一定となるよう
にしておくことによって、第３の単安定回路７の出力パ
ルスを第１および第２の単安定回路1,2に演算増幅器８
から遅延制御量として加えられることにより、それぞれ
遅延比率関係（T1/T2）が崩れることなく水平同期信号
ａは遅延される。また、水平同期信号ａの周期Ｔが変化
すると第３の単安定回路７の積分電圧ｆが変化し、
（−）端子の電圧ｅと同一となるよう演算増幅器８が動
作し、第１および第２単安定回路1,2への制御電圧が変
化し、水平同期信号ａの遅延される１周期（Ｔ）当りの
比率（T1/T）および（T2/T）も一定に保たれ、したがっ
て（T1/T2）も一定に保たれる。これで第２の単安定回
路２の出力パルスＣは水平同期信号ａに対し常に一定の
遅延比率（T1＋T2/T）となる。As can be seen from the above, the output pulse g of the third monostable circuit 7 and the output pulse b of the first monostable circuit 1 have a constant ratio relationship (T ' 1 / T 1 ) from FIG. By setting so that the output pulse of the third monostable circuit 7 is applied to the first and second monostable circuits 1 and 2, the operational amplifier 8
Is added as a delay control amount, the horizontal synchronizing signal a is delayed without breaking the delay ratio relationship (T 1 / T 2 ). When the cycle T of the horizontal synchronizing signal a changes, the integrated voltage f of the third monostable circuit 7 changes,
The operational amplifier 8 operates so as to be the same as the voltage e at the (-) terminal, the control voltage to the first and second monostable circuits 1 and 2 changes, and one cycle (T Per ratio) (T 1 / T) and (T 2 / T) are also kept constant, and thus (T 1 / T 2 ) is also kept constant. As a result, the output pulse C of the second monostable circuit 2 has a constant delay ratio (T 1 + T 2 / T) with respect to the horizontal synchronizing signal a.
また、水平発振回路４の出力パルスｄは水平同期信号に
比べて安定しており、水平同期信号ａが欠落したり、非
常に大きく崩れて一瞬同期信号が乱れても、その直後の
水平同期信号は正しく遅延させることができる。Further, the output pulse d of the horizontal oscillation circuit 4 is more stable than the horizontal synchronizing signal, and even if the horizontal synchronizing signal a is lost or is greatly collapsed and the synchronizing signal is disturbed for a moment, the horizontal synchronizing signal immediately after that. Can be delayed correctly.
上記説明に於いて、水平発振回路４から出力される水平
ドライブパルスの他、フライバックトランスによるパル
ス、水平出力トランジスタのコレクタからのパルス等の
如く、安定なパルス（第２図ｄのT3）が得られるような
ものであればよい。In the above description, in addition to the horizontal drive pulse output from the horizontal oscillation circuit 4, stable pulses such as a pulse from the flyback transformer and a pulse from the collector of the horizontal output transistor (T 3 in FIG. 2d) As long as it is obtained.
（発明の効果） 以上述べたように本発明は、水平同期信号（周波数）が
変化しても、常に一定の遅延量をもつ水平ドライブパル
スによってトリガされる第３の単安定回路およびその演
算増幅器の出力により、第１および第２の単安定回路の
動作タイミングを制御して一定の比率で遅延させること
ができる。したがって水平同期信号の欠落や乱れ等があ
っても支障なくブラウン管面上に映像信号を表示するこ
とができる。(Effect of the Invention) As described above, according to the present invention, the third monostable circuit and its operational amplifier which are always triggered by the horizontal drive pulse having a constant delay amount even if the horizontal synchronizing signal (frequency) changes. Output, the operation timings of the first and second monostable circuits can be controlled and delayed at a constant ratio. Therefore, the video signal can be displayed on the surface of the cathode ray tube without any trouble even if the horizontal synchronizing signal is lost or disturbed.
第１図は本発明の一実施例の回路ブロック図、第２図は
第１図の各部ラインの波形図である。 １……第１の単安定回路、２……第２の単安定回路、３
……波形整形回路、４……水平発振回路、５……水平ド
ライブ回路、６……水平偏向回路、７……第３の単安定
回路、８……演算増幅器。FIG. 1 is a circuit block diagram of an embodiment of the present invention, and FIG. 2 is a waveform diagram of each part line in FIG. 1 ... first monostable circuit, 2 ... second monostable circuit, 3
... Waveform shaping circuit, 4 ... Horizontal oscillation circuit, 5 ... Horizontal drive circuit, 6 ... Horizontal deflection circuit, 7 ... Third monostable circuit, 8 ... Operational amplifier.
Claims (1)
約１周期遅延させるパルス遅延回路に於いて、前記水平
同期信号の周期（Ｔ）で出力パルス（T1）を出力する第
１の単安定回路と、前記出力パルス（T1）に基づきＴ＝
T1＋T2の関係を保つ出力パルス（T2）を出力する第２の
単安定回路と、前記出力パルス（T2）を波形整形する波
形整形回路と、前記波形整形された出力パルス（T2）で
駆動される水平発振回路と、前記水平発振回路の出力パ
ルスで駆動され一定の遅延量をもつ水平ドライブパルス
（T3）を出力する水平ドライブ回路と、前記水平ドライ
ブパルス（T3）で駆動されるそれぞれの水平偏向回路お
よび前記出力パルス（T1）と同じパルス幅の出力パルス
（T1′）を出力する所定の時定数をもつ第３の単安定回
路と、前記出力パルス（T1′）を積分した積分電圧
（ｆ）を定められた電圧（ｅ）と同一となるように遅延
制御を行い、かつ前記出力パルス（T1′）と前記出力パ
ルス（T1）の比率関係（T1′/T1）が一定となるように
する所定の時定数をもつ前記第１および第２の単安定回
路に帰還回路を介して同時に演算出力を加える演算増幅
器とからなり、前記演算増幅器により前記第１および第
２の単安定回路の出力パルスの和（T1＋T2）が前記水平
同期信号の周期（Ｔ）と一定の遅延比率（T1＋T2/T）と
なるようにしたことを特徴とするパルス遅延回路。1. A pulse delay circuit for delaying a horizontal synchronizing signal by about 1 cycle using a plurality of monostable circuits, wherein a first output pulse (T 1 ) is output at the cycle (T) of the horizontal synchronizing signal. Based on the monostable circuit and the output pulse (T 1 )
A second monostable circuit that outputs an output pulse (T 2 ) maintaining the relationship of T 1 + T 2 , a waveform shaping circuit that shapes the waveform of the output pulse (T 2 ), and the waveform-shaped output pulse (T 2 ). 2 ) a horizontal oscillation circuit driven by the horizontal oscillation circuit, a horizontal drive circuit driven by an output pulse of the horizontal oscillation circuit and outputting a horizontal drive pulse (T 3 ) having a constant delay amount, and the horizontal drive pulse (T 3 ) And a third monostable circuit having a predetermined time constant for outputting an output pulse (T 1 ′) having the same pulse width as that of the horizontal deflection circuit and the output pulse (T 1 ). T 1 ′) is integrated by delay control so that the integrated voltage (f) becomes the same as the predetermined voltage (e), and the ratio of the output pulse (T 1 ′) to the output pulse (T 1 ). relationship (T 1 '/ T 1) when the predetermined to be constant And an operational amplifier that simultaneously applies an operational output via a feedback circuit to the first and second monostable circuits having a number, and the operational amplifier sums output pulses of the first and second monostable circuits ( A pulse delay circuit, characterized in that T 1 + T 2 ) has a constant delay ratio (T 1 + T 2 / T) with the period (T) of the horizontal synchronizing signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62180116A JPH077908B2 (en) | 1987-07-21 | 1987-07-21 | Pulse delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62180116A JPH077908B2 (en) | 1987-07-21 | 1987-07-21 | Pulse delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6424623A JPS6424623A (en) | 1989-01-26 |
| JPH077908B2 true JPH077908B2 (en) | 1995-01-30 |
Family
ID=16077698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62180116A Expired - Fee Related JPH077908B2 (en) | 1987-07-21 | 1987-07-21 | Pulse delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077908B2 (en) |
-
1987
- 1987-07-21 JP JP62180116A patent/JPH077908B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6424623A (en) | 1989-01-26 |
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