JPH0779135B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0779135B2 JPH0779135B2 JP61034549A JP3454986A JPH0779135B2 JP H0779135 B2 JPH0779135 B2 JP H0779135B2 JP 61034549 A JP61034549 A JP 61034549A JP 3454986 A JP3454986 A JP 3454986A JP H0779135 B2 JPH0779135 B2 JP H0779135B2
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- pedestal
- forming
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置、特にそのコンタクト部の構造と
その製造方法に関するものである。
その製造方法に関するものである。
従来の技術 MOS型半導体装置の製造工程においては、アルミニウム
配線の断線防止と異方性ドライエッチを用いて配線加工
した時の段差部におけるアルミニウム残渣を防ぐため、
ゲート電極，配線等の凹凸がその上のPSG保護膜表面に
反映されないようリンガラスフロー処理によって平滑化
することが行なわれている。この状態を第４図ａのMOS
型半導体装置の断面図に示す。図において、３はゲート
酸化膜、４はpoly Si、５及び10はチタンシリサイド、
６はサイドウォールであって、PSG11の表面は平滑であ
る。従来は、アルミニウム配線をトランジスタ等の素子
と接続するため、第４図ｂに示す様にSi基板に設けたソ
ースドレイン拡散層14の領域及びゲート配線上のPSG11
に、同時にそれぞれコンタクト窓17,18を開口してい
た。
配線の断線防止と異方性ドライエッチを用いて配線加工
した時の段差部におけるアルミニウム残渣を防ぐため、
ゲート電極，配線等の凹凸がその上のPSG保護膜表面に
反映されないようリンガラスフロー処理によって平滑化
することが行なわれている。この状態を第４図ａのMOS
型半導体装置の断面図に示す。図において、３はゲート
酸化膜、４はpoly Si、５及び10はチタンシリサイド、
６はサイドウォールであって、PSG11の表面は平滑であ
る。従来は、アルミニウム配線をトランジスタ等の素子
と接続するため、第４図ｂに示す様にSi基板に設けたソ
ースドレイン拡散層14の領域及びゲート配線上のPSG11
に、同時にそれぞれコンタクト窓17,18を開口してい
た。
発明が解決しようとする問題点 しかしガラスフロー処理によってPSG膜が流動し、ゲー
ト電極，配線間隔がVLSIの様に狭い場合、電極配線間の
ソース・ドレイン拡散領域14でPSG11の膜厚が厚くな
り、電極配線上で薄くなっているので微細なコンタクト
窓をPSG11に開けるため、CHF3,C3F8等のガスで異方性ド
ライエッチを行うとコンタクト窓17を完全にエッチする
間にコンタクト18はオーバーエッチ状態になり、第４図
Ｂに示す様の下地のチタンシリサイドTiSiXもある程度
エッチされてしまうという問題があった。このため、両
コンタクト窓を制御性よく開口することは困難であっ
た。
ト電極，配線間隔がVLSIの様に狭い場合、電極配線間の
ソース・ドレイン拡散領域14でPSG11の膜厚が厚くな
り、電極配線上で薄くなっているので微細なコンタクト
窓をPSG11に開けるため、CHF3,C3F8等のガスで異方性ド
ライエッチを行うとコンタクト窓17を完全にエッチする
間にコンタクト18はオーバーエッチ状態になり、第４図
Ｂに示す様の下地のチタンシリサイドTiSiXもある程度
エッチされてしまうという問題があった。このため、両
コンタクト窓を制御性よく開口することは困難であっ
た。
本発明はかかる点に鑑みてなされたものであって、MOS
型半導体装置における上記コンタクト窓開口用ドライエ
ッチングの問題が生じないコンタクト部の構造とその製
造プロセスを提供することを目的としている。
型半導体装置における上記コンタクト窓開口用ドライエ
ッチングの問題が生じないコンタクト部の構造とその製
造プロセスを提供することを目的としている。
問題点を解決するための手段 本発明は上記問題点を解決するため、半導体基板の拡散
層のコンタクトを形成すべき領域近傍にゲート電極・配
線と同程度の厚さのペデスタルを設け、拡散層から電極
をペデスタル上へ引き出し、ペデスタル上にコンタクト
窓を開口したコンタクト構造を形成するものである。
層のコンタクトを形成すべき領域近傍にゲート電極・配
線と同程度の厚さのペデスタルを設け、拡散層から電極
をペデスタル上へ引き出し、ペデスタル上にコンタクト
窓を開口したコンタクト構造を形成するものである。
作用 本発明は上記の形成方法によって、ペデスタルは、半導
体基板の拡散層より高くゲート電極・配線と同程度の高
さとなっているから、ペデスタル上のガラスフローした
絶縁膜はゲート電極・配線上の膜とほぼ同じ膜厚にな
る。従って、ゲート電極・配線上とペデスタル上のコン
タクト窓は、ほぼ等しいエッチング時間で開口でき、片
方の窓がオーバエッチ状態になることはない。
体基板の拡散層より高くゲート電極・配線と同程度の高
さとなっているから、ペデスタル上のガラスフローした
絶縁膜はゲート電極・配線上の膜とほぼ同じ膜厚にな
る。従って、ゲート電極・配線上とペデスタル上のコン
タクト窓は、ほぼ等しいエッチング時間で開口でき、片
方の窓がオーバエッチ状態になることはない。
実施例 第１図は本発明のコンタクト構造を製造する工程断面図
であり、MOS型半導体集積回路装置の一部を示してい
る。第１図ａの工程は、Ｐ型Si基板１表面の厚さ10nmの
ゲート酸化膜３上と１μｍ程度の厚いSiO2膜２上全面に
形成した厚さ100nmのpoly Si膜４、厚さ200nmのチタン
シリサイド（TiSiX）膜５の２層膜を順次選択除去し、M
OS型トランジスタのポリサイドゲート電極ａ、コンタク
ト用ペデスタルｂ、ゲート配線ｃが同一構造で同時に形
成した段階である。６はこれらa,b,cを形成した後に設
けられたSiO2から成るサイドウォールである。次いで全
面に高融点金属の１つであるTi7を真空蒸着スパッタリ
ング、CVD法等で50nmの厚さに、さらに７の上にアモル
ファスSi膜８を真空蒸着、スパッタリング、プラズマCV
D法等を用いて50nmの厚さに被着する（第１図ｂの工
程）。アモルファスSi膜８は、CF4等のフロンガスを用
いれば、下地のTi膜７をほとんどエッチングせずにドラ
イエッチが可能である。この様にして、膜８は選択除去
され、トランジスタのソース・ドレイン領域からコンタ
クト形成のためのペデスタルｂにまたがる部分のみが残
される。この後、Si+イオンと後にソース・ドレイン拡
散層を形成するAs+イオン９をそれぞれKeV×1015/cm2,K
eV×1015/cm2の条件で注入する。Si+イオン，As+イオン
注入は共にTi膜７とSi基板界面、アモルファスSi膜８と
Ti膜７の界面にTi-Si混合層を形成する役目も果たす
（第１図ｃの工程）。イオン注入後、N2又はAr又は真空
中において500℃〜700℃、数十秒〜30分の熱処理を行う
と、Si基板１とTi膜７の接触部分、アモルファスSi8が
存在する部分にTiSiXが成長し、他の部分はTi膜のまま
残る。残留Tiは、H2O2+NH4OH液で除去でき、ソース・ド
レイン領域のTiSiX10と、10からペデスタルｂへ引き出
された電極TiSiX10′だけが残り10と10′は電気的に接
続されたことになる（第１図ｄの工程）。次にPSG膜11
を約700nmの厚さに形成し、リンガラスフローを行なう
と、工程ｃで注入したAsがSi基板１に拡散してn+層14を
形成すると共にPSG膜11は、ソースドレイン領域で約900
nm,ペデスタルb,ゲート配線ｃの上では約400nmとなる。
ソース・ドレインの信号取り出し用コンタクト膜12をペ
デスタルｂ上で開口すると、PSG膜11の厚さは、b,cにお
いてほぼ同一であるから、ゲート配線上のコンタクト窓
13と同一エッチング条件で開口することができる（第１
図ｅの工程）。最後にコンタクト窓12,13をおおってア
ルミニウム合金配線15を形成する（第１図ｆの工程）。
であり、MOS型半導体集積回路装置の一部を示してい
る。第１図ａの工程は、Ｐ型Si基板１表面の厚さ10nmの
ゲート酸化膜３上と１μｍ程度の厚いSiO2膜２上全面に
形成した厚さ100nmのpoly Si膜４、厚さ200nmのチタン
シリサイド（TiSiX）膜５の２層膜を順次選択除去し、M
OS型トランジスタのポリサイドゲート電極ａ、コンタク
ト用ペデスタルｂ、ゲート配線ｃが同一構造で同時に形
成した段階である。６はこれらa,b,cを形成した後に設
けられたSiO2から成るサイドウォールである。次いで全
面に高融点金属の１つであるTi7を真空蒸着スパッタリ
ング、CVD法等で50nmの厚さに、さらに７の上にアモル
ファスSi膜８を真空蒸着、スパッタリング、プラズマCV
D法等を用いて50nmの厚さに被着する（第１図ｂの工
程）。アモルファスSi膜８は、CF4等のフロンガスを用
いれば、下地のTi膜７をほとんどエッチングせずにドラ
イエッチが可能である。この様にして、膜８は選択除去
され、トランジスタのソース・ドレイン領域からコンタ
クト形成のためのペデスタルｂにまたがる部分のみが残
される。この後、Si+イオンと後にソース・ドレイン拡
散層を形成するAs+イオン９をそれぞれKeV×1015/cm2,K
eV×1015/cm2の条件で注入する。Si+イオン，As+イオン
注入は共にTi膜７とSi基板界面、アモルファスSi膜８と
Ti膜７の界面にTi-Si混合層を形成する役目も果たす
（第１図ｃの工程）。イオン注入後、N2又はAr又は真空
中において500℃〜700℃、数十秒〜30分の熱処理を行う
と、Si基板１とTi膜７の接触部分、アモルファスSi8が
存在する部分にTiSiXが成長し、他の部分はTi膜のまま
残る。残留Tiは、H2O2+NH4OH液で除去でき、ソース・ド
レイン領域のTiSiX10と、10からペデスタルｂへ引き出
された電極TiSiX10′だけが残り10と10′は電気的に接
続されたことになる（第１図ｄの工程）。次にPSG膜11
を約700nmの厚さに形成し、リンガラスフローを行なう
と、工程ｃで注入したAsがSi基板１に拡散してn+層14を
形成すると共にPSG膜11は、ソースドレイン領域で約900
nm,ペデスタルb,ゲート配線ｃの上では約400nmとなる。
ソース・ドレインの信号取り出し用コンタクト膜12をペ
デスタルｂ上で開口すると、PSG膜11の厚さは、b,cにお
いてほぼ同一であるから、ゲート配線上のコンタクト窓
13と同一エッチング条件で開口することができる（第１
図ｅの工程）。最後にコンタクト窓12,13をおおってア
ルミニウム合金配線15を形成する（第１図ｆの工程）。
第２図は本発明の第２の実施例を示す半導体装置の断面
図である。この場合コンタクト形成用ペデスタルｂはSi
基板１上に設けられており、ゲート電極ａと同時に形成
するからａと同じ様にゲート酸化膜３、ポリSi4、TiSiX
５の構造をとっている。
図である。この場合コンタクト形成用ペデスタルｂはSi
基板１上に設けられており、ゲート電極ａと同時に形成
するからａと同じ様にゲート酸化膜３、ポリSi4、TiSiX
５の構造をとっている。
第３図は本発明の第３の実施例である。この場合は、ゲ
ート電極ａ、ゲート配線ｃと同じく、ペデスタルのTiSi
X膜５の上にさらにSiO2,PSG,Si3N4等の絶縁膜16が設け
られている場合である。この様なコンタクト構造の場合
もソース・ドレイン領域14とTiSiX10′引き出し電極が
電気的接続を保つことができるから第1,第２の実施例の
特性と全くかわらない。絶縁膜16はサイドウォール６と
共にゲート電極構造を酸化性雰囲気外部汚染から保護し
たり、第１図、工程ｃに見られた様なソース・ドレイン
領域への注入イオンがゲート電極へ侵入するのを防ぐ必
要のある場合に用いられるものである。
ート電極ａ、ゲート配線ｃと同じく、ペデスタルのTiSi
X膜５の上にさらにSiO2,PSG,Si3N4等の絶縁膜16が設け
られている場合である。この様なコンタクト構造の場合
もソース・ドレイン領域14とTiSiX10′引き出し電極が
電気的接続を保つことができるから第1,第２の実施例の
特性と全くかわらない。絶縁膜16はサイドウォール６と
共にゲート電極構造を酸化性雰囲気外部汚染から保護し
たり、第１図、工程ｃに見られた様なソース・ドレイン
領域への注入イオンがゲート電極へ侵入するのを防ぐ必
要のある場合に用いられるものである。
以上の実施例では引き出し電極をTiSiXとしたが第１図
７をMo,W,Ta,Hf,Zrの様な他の高融点金属とし、引き出
し電極をそれらのシリサイドとしてもよい。
７をMo,W,Ta,Hf,Zrの様な他の高融点金属とし、引き出
し電極をそれらのシリサイドとしてもよい。
発明の効果 以上述べた様に、本発明は、半導体基板へのコンタクト
を、ゲート電極・配線上のコンタクト面と同程度の高さ
を有するペデスタル上でとろうとするものであって、こ
の場合ペデスタル上とゲート・電極・配線上においてガ
ラスフロー後のPSG等の膜厚はほぼ同一であるから、PSG
膜等へのコンタクト開口の際、従来見られた様なオーバ
ーエッチングは生じないのである。また、ペデスタル上
ではPSG膜厚が薄くなるからコンタクト窓開口の深さは
浅く、配線用アルミニウム膜のコンクト開口部での段差
被覆性も改善されるという付加的効果もあり、半導体装
置構造にその効果を発揮するものである。
を、ゲート電極・配線上のコンタクト面と同程度の高さ
を有するペデスタル上でとろうとするものであって、こ
の場合ペデスタル上とゲート・電極・配線上においてガ
ラスフロー後のPSG等の膜厚はほぼ同一であるから、PSG
膜等へのコンタクト開口の際、従来見られた様なオーバ
ーエッチングは生じないのである。また、ペデスタル上
ではPSG膜厚が薄くなるからコンタクト窓開口の深さは
浅く、配線用アルミニウム膜のコンクト開口部での段差
被覆性も改善されるという付加的効果もあり、半導体装
置構造にその効果を発揮するものである。
第１図ａ〜ｆは本発明の半導体装置の第１実施例におけ
る製造方法を示す工程断面図、第２図は同第２実施例方
法を説明するための断面図、第３図は同第３実施例方法
を説明するための断面図、第４図a,bは従来の半導体装
置の製造方法を説明するための工程断面図である。 １……シリコン基板、２……厚いSiO2膜、３……ゲート
酸化膜、４……ポリSi、5,10,10′……チタンシリサイ
ド、６……サイドウォール、７……Ti、８……アモルフ
ァスSi、９……注入イオン、11……PSG、12,13……コン
タクト窓、14……ソース・ドレイン拡散層、15……アル
ミニウム合金配線、16……絶縁膜。
る製造方法を示す工程断面図、第２図は同第２実施例方
法を説明するための断面図、第３図は同第３実施例方法
を説明するための断面図、第４図a,bは従来の半導体装
置の製造方法を説明するための工程断面図である。 １……シリコン基板、２……厚いSiO2膜、３……ゲート
酸化膜、４……ポリSi、5,10,10′……チタンシリサイ
ド、６……サイドウォール、７……Ti、８……アモルフ
ァスSi、９……注入イオン、11……PSG、12,13……コン
タクト窓、14……ソース・ドレイン拡散層、15……アル
ミニウム合金配線、16……絶縁膜。
Claims (1)
- 【請求項１】配線が形成された半導体基板上に前記配線
とほぼ同じ高さのペデスタルを形成する工程と、前記ペ
デスタルおよび前記半導体基板表面の露出部分を覆うよ
うに高融点金属膜及び半導体膜を形成する工程と、前記
半導体膜を選択的に除去し前記半導体基板の露出部上か
ら少なくとも前記ペデスタル上の一部につながるパター
ンを形成した後熱処理を行い前記半導体膜および前記半
導体基板と前記高融点金属膜との反応による化合物膜導
電層を形成する工程と、未反応の前記高融点金属膜を除
去する工程と、前記化合物膜および前記配線を被覆する
ように絶縁膜を形成する工程と、前記絶縁膜に前記ペデ
スタル上の化合物膜と前記配線に達する開口をエッチン
グにより形成する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034549A JPH0779135B2 (ja) | 1986-02-18 | 1986-02-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034549A JPH0779135B2 (ja) | 1986-02-18 | 1986-02-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62190849A JPS62190849A (ja) | 1987-08-21 |
| JPH0779135B2 true JPH0779135B2 (ja) | 1995-08-23 |
Family
ID=12417391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034549A Expired - Lifetime JPH0779135B2 (ja) | 1986-02-18 | 1986-02-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779135B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2508156B2 (ja) * | 1987-11-17 | 1996-06-19 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH01186655A (ja) * | 1988-01-14 | 1989-07-26 | Fujitsu Ltd | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833854A (ja) * | 1981-08-21 | 1983-02-28 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1986
- 1986-02-18 JP JP61034549A patent/JPH0779135B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62190849A (ja) | 1987-08-21 |
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