JPH077913B2 - 多段アナログ・デジタル変換器 - Google Patents
多段アナログ・デジタル変換器Info
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- JPH077913B2 JPH077913B2 JP1172857A JP17285789A JPH077913B2 JP H077913 B2 JPH077913 B2 JP H077913B2 JP 1172857 A JP1172857 A JP 1172857A JP 17285789 A JP17285789 A JP 17285789A JP H077913 B2 JPH077913 B2 JP H077913B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
- H03M1/1038—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
- H03M1/1052—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables using two or more look-up tables each corresponding to a different type of error, e.g. for offset, gain error and non-linearity error respectively
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多段アナログ・デジタル変換器（以下ADCとい
う）、特に最初の校正時に設定された後、ADCの動作中
の各回路段に対して適切な誤差補正レベルを維持し、量
子化誤差を最小にする自動校正多段ADC装置に関する。
う）、特に最初の校正時に設定された後、ADCの動作中
の各回路段に対して適切な誤差補正レベルを維持し、量
子化誤差を最小にする自動校正多段ADC装置に関する。
連続的にコード化即ちデジタイズする高速ADCは、通
常、“フラッシュ”即ち全並列設計で構成されている。
この様なADCは、全ての量子化レベルに対し比較器、電
圧基準及びデジタル変換器を必要とするので、構成が複
雑が超高速変換技法である。したがって、1985年８月13
日に発行された米国特許第4,535,319号明細書に記載さ
れた２段フラッシュ式ADC又はウェスコン/82プロフェッ
ショナル・プログラム・セッション・レコード30に開示
された３段ADCの様な多段式ADCは、変換速度は抑制され
るが、はるかに少ない構成要素で高分解能が得られる。
基本的多段ADCは、デジタイズされるアナログ信号が入
力される第１量子化回路、第１量子化回路の出力を等価
アナログ信号に変換する第１デジタル・アナログ変換器
（以下DACという）、入力アナログ信号から等価アナロ
グ信号を減算して差信号を生成する手段、この差信号が
入力される入力される第２量子化回路、第2DAC、差信号
から第2DACの出力を減算して第２差信号を生成する手
段、第２差信号が入力される第３量子化回路等を含んで
いる。デジタル補正回路は複数の量子化回路からの出力
信号を受け取り、入力アナログ信号に相当する最終的出
力デジタル値を生成する。
常、“フラッシュ”即ち全並列設計で構成されている。
この様なADCは、全ての量子化レベルに対し比較器、電
圧基準及びデジタル変換器を必要とするので、構成が複
雑が超高速変換技法である。したがって、1985年８月13
日に発行された米国特許第4,535,319号明細書に記載さ
れた２段フラッシュ式ADC又はウェスコン/82プロフェッ
ショナル・プログラム・セッション・レコード30に開示
された３段ADCの様な多段式ADCは、変換速度は抑制され
るが、はるかに少ない構成要素で高分解能が得られる。
基本的多段ADCは、デジタイズされるアナログ信号が入
力される第１量子化回路、第１量子化回路の出力を等価
アナログ信号に変換する第１デジタル・アナログ変換器
（以下DACという）、入力アナログ信号から等価アナロ
グ信号を減算して差信号を生成する手段、この差信号が
入力される入力される第２量子化回路、第2DAC、差信号
から第2DACの出力を減算して第２差信号を生成する手
段、第２差信号が入力される第３量子化回路等を含んで
いる。デジタル補正回路は複数の量子化回路からの出力
信号を受け取り、入力アナログ信号に相当する最終的出
力デジタル値を生成する。
タイミングは、異なる回路構成要素へのストローブ・パ
ルスを発生するタイミング回路により供給される。各ス
トローブ・パルス及び基準ストローブ・パルスの時間関
係は固定されている。正確な変換のためには、多段ADC
の各段のADCに供給される各ストローブ信号の位相は、A
DCの動作中一定の関係に保たれている必要がある。後段
のADCに供給されるストローブの位相が遅れると、信号
が増加又は減少している場合は、このADCの出力は所望
値より夫々大きく又は小さくなる。また、後段のADCに
供給されるストローブの位相が進む、信号が増加又は減
少している場合は、このADCの出力は所望値より夫々小
さく又は大きくなる。通常、ストローブ・パルスの位相
は校正時に設定されるが、多段ADCの動作について挙げ
られる他の内部的量子化問題として、第１量子化回路の
ゲイン、オフセット又は直線性の誤差、デジタル・アナ
ログ変換のゲイン又はオフセット誤差、及びリミッタ増
幅器のオフセット誤差がある。通常、ストローブ・パル
スの位相、及び他の誤差補正レベルは、校正時に設定さ
れるが、回路素子の経年変化、温度及び他の環境上の影
響によりドリフトが起こる傾向があり、その結果、ADC
の出力信号に量子化誤差が発生する。
ルスを発生するタイミング回路により供給される。各ス
トローブ・パルス及び基準ストローブ・パルスの時間関
係は固定されている。正確な変換のためには、多段ADC
の各段のADCに供給される各ストローブ信号の位相は、A
DCの動作中一定の関係に保たれている必要がある。後段
のADCに供給されるストローブの位相が遅れると、信号
が増加又は減少している場合は、このADCの出力は所望
値より夫々大きく又は小さくなる。また、後段のADCに
供給されるストローブの位相が進む、信号が増加又は減
少している場合は、このADCの出力は所望値より夫々小
さく又は大きくなる。通常、ストローブ・パルスの位相
は校正時に設定されるが、多段ADCの動作について挙げ
られる他の内部的量子化問題として、第１量子化回路の
ゲイン、オフセット又は直線性の誤差、デジタル・アナ
ログ変換のゲイン又はオフセット誤差、及びリミッタ増
幅器のオフセット誤差がある。通常、ストローブ・パル
スの位相、及び他の誤差補正レベルは、校正時に設定さ
れるが、回路素子の経年変化、温度及び他の環境上の影
響によりドリフトが起こる傾向があり、その結果、ADC
の出力信号に量子化誤差が発生する。
以上のことから、多段ADC動作中、このADCの複数回路段
に関して適切な誤差補正レベルを保持し、回路素子の経
年変化、温度及び他の環境上の影響による量子化誤差を
最小にする手段が望まれている。
に関して適切な誤差補正レベルを保持し、回路素子の経
年変化、温度及び他の環境上の影響による量子化誤差を
最小にする手段が望まれている。
したがって、本発明の目的は、ADCの動作中に各段のADC
に供給するストローブ・パルスの位相を適切な関係に保
持し、量子化誤差を最小にする自動校正可能な多段ADC
の提供にある。
に供給するストローブ・パルスの位相を適切な関係に保
持し、量子化誤差を最小にする自動校正可能な多段ADC
の提供にある。
本発明の多段ADCは、従来のADCに加えて誤差検出及び補
正帰還ループを備えている。誤差検出回路は現在のデジ
タル出力値と直前のデジタル出力値を比較し、入力アナ
ログ信号の傾斜の存否、及びその傾斜の方向を判断す
る。更に、誤差検出信号が、オーバーフロー／アンダー
フロー状態に対し発生される。傾斜情報及び誤差検出信
号を使用して、専用のロジック回路又はマイクロプロセ
ッサ校正制御回路に入力される誤差信号が生成される。
校正制御回路の出力は、複数のDACに接続されたバス上
に複数の誤差補正ワードとして出力される。各DACの出
力は、基準ストローブ・パルスが入力される可変アナロ
グ遅延、装置の様なADC内の誤差補正装置に誤差補正レ
ベルを供給する。アナログ遅延装置の遅延ストローブ・
パルス出力により、量子化回路段についてデータのサン
プル時間が安定し、誤差信号を最小にすると共に、正確
な位相関係を維持する。
正帰還ループを備えている。誤差検出回路は現在のデジ
タル出力値と直前のデジタル出力値を比較し、入力アナ
ログ信号の傾斜の存否、及びその傾斜の方向を判断す
る。更に、誤差検出信号が、オーバーフロー／アンダー
フロー状態に対し発生される。傾斜情報及び誤差検出信
号を使用して、専用のロジック回路又はマイクロプロセ
ッサ校正制御回路に入力される誤差信号が生成される。
校正制御回路の出力は、複数のDACに接続されたバス上
に複数の誤差補正ワードとして出力される。各DACの出
力は、基準ストローブ・パルスが入力される可変アナロ
グ遅延、装置の様なADC内の誤差補正装置に誤差補正レ
ベルを供給する。アナログ遅延装置の遅延ストローブ・
パルス出力により、量子化回路段についてデータのサン
プル時間が安定し、誤差信号を最小にすると共に、正確
な位相関係を維持する。
他には、ハードウエアを使用して傾斜を明確に判断する
のではなく、一方向の誤差補正ワード値を調整し、誤差
信号を観察して、誤差信号が増加していれば調整方向を
反対にするようにするソフトウエアを使用して、傾斜を
暗に判断する。
のではなく、一方向の誤差補正ワード値を調整し、誤差
信号を観察して、誤差信号が増加していれば調整方向を
反対にするようにするソフトウエアを使用して、傾斜を
暗に判断する。
本発明は、アナログ入力信号が供給される第１アナログ
・デジタル変換手段と、この第１アナログ・デジタル変
換手段のデジタル出力信号が供給されるデジタル・アナ
ログ変換手段と、このデジタル・アナログ変換手段の出
力信号及び上記アナログ入力信号の差を求める減算手段
と、この減算手段の出力信号が供給される第２アナログ
・デジタル変換手段とを有し、上記第１及び第２アナロ
グ・デジタル変換手段の出力デジタル信号を合成して、
上記アナログ入力信号に相当するデジタル信号を得る多
段アナログ・デジタル変換器であり、第２アナログ・デ
ジタル変換手段の出力デジタル信号を基に、所定誤差範
囲から外れる減算手段の出力信号の誤差の極性及び大き
さに対応する誤差信号を発生する誤差検出手段と、誤差
検出手段からの誤差信号に応じて、第１及び第２アナロ
グ・デジタル変換手段を補正する可変補正手段に校正信
号を供給する校正制御手段とを具えることを特徴とす
る。
・デジタル変換手段と、この第１アナログ・デジタル変
換手段のデジタル出力信号が供給されるデジタル・アナ
ログ変換手段と、このデジタル・アナログ変換手段の出
力信号及び上記アナログ入力信号の差を求める減算手段
と、この減算手段の出力信号が供給される第２アナログ
・デジタル変換手段とを有し、上記第１及び第２アナロ
グ・デジタル変換手段の出力デジタル信号を合成して、
上記アナログ入力信号に相当するデジタル信号を得る多
段アナログ・デジタル変換器であり、第２アナログ・デ
ジタル変換手段の出力デジタル信号を基に、所定誤差範
囲から外れる減算手段の出力信号の誤差の極性及び大き
さに対応する誤差信号を発生する誤差検出手段と、誤差
検出手段からの誤差信号に応じて、第１及び第２アナロ
グ・デジタル変換手段を補正する可変補正手段に校正信
号を供給する校正制御手段とを具えることを特徴とす
る。
第１図は、アナログ・デジタル変換しようとするアナロ
グ入力信号が入力された本発明の２段フラッシュ型ADC
（10）を示す。アナログ入力信号は、トラック及びホー
ルド回路12に入力され、トラック及びホールド回路12の
出力は、第１フラッシュ量子化回路即ちADC（16）に入
力され、このADCは粗いＮビットの量子化デジタル出力
信号を生成する。Ｎビットのデジタル出力信号は、DAC
（18）に入力されると共に、第１レジスタ（21）介して
デジタル補正及び誤差検出回路（20）に入力される。DA
C（18）のアナログ出力信号及びサンプルされたアナロ
グ入力信号は、減算器（22）で互いに減算されて、アナ
ログ残差入力信号が生成される。アナログ残差入力信号
は、第２フラッシュ型量子化回路、即ち、ADC（26）に
入力され、Ｍビットの量子化デジタル出力信号に変換さ
れる。非常に高速の入力信号を扱うトラック・ホールド
回路（12）では、トラック期間に入力信号に追従するた
めに電気容量の小さいコンデンサを使用するので、ホー
ルド期間の出力信号は平坦にはならない。例えば、第３
図に示す入力信号が直線的に増加する場合、ADC（16）
がトラック・ホールド回路（12）の出力信号は、ホール
ド期間にリンギング及び減衰が生じ、次にトラック期間
で入力信号に追従して増加する。一方、DAC（18）は、
時点t1でストローブ・パルスに応じてトラック・ホール
ド回路（12）からADC（16）に供給された電圧レベルか
ら変換された粗いＮビットのデジタル信号に相当するア
ナログ信号を次のホールド期間まで維持する。したがっ
て、図３に示す様に、時点t1からADC（26）にストロー
ブ・パルスを供給する時点t2までの時間Tdを適切に調整
することにより、トラック・ホールド回路（12）の出力
レベルを時点t1でADC（16）に供給された信号レベルに
一致させることができ、正確な残差信号をADC（26）内
に入力することができる。これは、入力信号が直線的に
減少する場合においても同様である。Ｍビットのデジタ
ル出力信号は、デジタル補正及び誤差検出回路（20）に
入力される。この補正及び誤差検出回路（20）は、第２
レジスタ（23）を介して、アナログ入力信号に対応する
Ｄビットの量子化デジタル出力信号を出力すると共に誤
差出力信号を出力する。誤差信号は、校正制御回路（2
7）及び個々のDAC（29）を介して、第１ストローブ・パ
ルスを遅延する可変アナログ遅延装置（28）の様な種々
の可変誤差補正装置に帰還される。第１ストローブ・パ
ルスは、第２フラッシュ量子化回路（26）でアナログ残
差入力信号をサンプルするために使用される。ADC（1
0）の異なる構成要素用の複数のストローブ・パルス
は、タイミング発生器（14）から得られる。このタイミ
ング発生器（14）は、符号化命令により初期化され、周
知の技法で動作してタイミング信号を発生し、ADCを異
なる点で適切なタイミングで動作させる。
グ入力信号が入力された本発明の２段フラッシュ型ADC
（10）を示す。アナログ入力信号は、トラック及びホー
ルド回路12に入力され、トラック及びホールド回路12の
出力は、第１フラッシュ量子化回路即ちADC（16）に入
力され、このADCは粗いＮビットの量子化デジタル出力
信号を生成する。Ｎビットのデジタル出力信号は、DAC
（18）に入力されると共に、第１レジスタ（21）介して
デジタル補正及び誤差検出回路（20）に入力される。DA
C（18）のアナログ出力信号及びサンプルされたアナロ
グ入力信号は、減算器（22）で互いに減算されて、アナ
ログ残差入力信号が生成される。アナログ残差入力信号
は、第２フラッシュ型量子化回路、即ち、ADC（26）に
入力され、Ｍビットの量子化デジタル出力信号に変換さ
れる。非常に高速の入力信号を扱うトラック・ホールド
回路（12）では、トラック期間に入力信号に追従するた
めに電気容量の小さいコンデンサを使用するので、ホー
ルド期間の出力信号は平坦にはならない。例えば、第３
図に示す入力信号が直線的に増加する場合、ADC（16）
がトラック・ホールド回路（12）の出力信号は、ホール
ド期間にリンギング及び減衰が生じ、次にトラック期間
で入力信号に追従して増加する。一方、DAC（18）は、
時点t1でストローブ・パルスに応じてトラック・ホール
ド回路（12）からADC（16）に供給された電圧レベルか
ら変換された粗いＮビットのデジタル信号に相当するア
ナログ信号を次のホールド期間まで維持する。したがっ
て、図３に示す様に、時点t1からADC（26）にストロー
ブ・パルスを供給する時点t2までの時間Tdを適切に調整
することにより、トラック・ホールド回路（12）の出力
レベルを時点t1でADC（16）に供給された信号レベルに
一致させることができ、正確な残差信号をADC（26）内
に入力することができる。これは、入力信号が直線的に
減少する場合においても同様である。Ｍビットのデジタ
ル出力信号は、デジタル補正及び誤差検出回路（20）に
入力される。この補正及び誤差検出回路（20）は、第２
レジスタ（23）を介して、アナログ入力信号に対応する
Ｄビットの量子化デジタル出力信号を出力すると共に誤
差出力信号を出力する。誤差信号は、校正制御回路（2
7）及び個々のDAC（29）を介して、第１ストローブ・パ
ルスを遅延する可変アナログ遅延装置（28）の様な種々
の可変誤差補正装置に帰還される。第１ストローブ・パ
ルスは、第２フラッシュ量子化回路（26）でアナログ残
差入力信号をサンプルするために使用される。ADC（1
0）の異なる構成要素用の複数のストローブ・パルス
は、タイミング発生器（14）から得られる。このタイミ
ング発生器（14）は、符号化命令により初期化され、周
知の技法で動作してタイミング信号を発生し、ADCを異
なる点で適切なタイミングで動作させる。
第２図に、第１図の補正及び誤差検出回路（20）を詳細
に示す。第１フラッシュ型ADC（16）のＮビットの出力
信号は、第２フラッシュ型ADC（26）のＭビットのデジ
タル出力信号の符号ビットｓと共にリード・オンリー・
メモリ（ROM）の様なデジタル補正回路（34）に入力さ
れる。デジタル補正回路（34）の補正された出力信号、
即ちＮビットのデジタル出力信号からのｎビット及び符
号ビットからのｅビットを含む出力信号は、Ｍビットの
デジタル出力信号の残りのｍビットと結合され、Ｄビッ
トのデジタル・ワードを生成する。このＤビットのデジ
タル・ワードは、傾斜判断回路（35）の一部である第１
ラッチ回路（36）に記憶される。新しいＤビットのデジ
タル・ワードが第１ラッチ回路（36）にロードされると
き、第１ラッチ回路（36）の内容は第２ラッチ回路（3
8）に送られる。第２ラッチ回路（38）からのＤビット
・デジタル・ワードは、ADC（10）のＤビットのデジタ
ル出力信号となる。ラッチ回路（36）からの現時点で変
換されたサンプルＬと、ラッチ回路（38）からの直前に
変換されたサンプルＰ内容は、比較回路（40）で比較さ
れ、アナログ入力信号の傾斜の存否（Ｌ≠Ｐ）を判断
し、存在すればその傾斜方向（Ｌ＞Ｐ）を判断する。符
号ビットｓは、オーバーフロー／アンダーフロー状態を
示し、分割されて排他的ノア回路（42）に入力されて、
その状態を示す信号EEを生成する。分割された符号ビッ
トの一方は、傾斜方向検出信号Ｌ＞Ｐと共に排他的オア
回路（14）に入力され、誤差極性信号EPを生成する。
に示す。第１フラッシュ型ADC（16）のＮビットの出力
信号は、第２フラッシュ型ADC（26）のＭビットのデジ
タル出力信号の符号ビットｓと共にリード・オンリー・
メモリ（ROM）の様なデジタル補正回路（34）に入力さ
れる。デジタル補正回路（34）の補正された出力信号、
即ちＮビットのデジタル出力信号からのｎビット及び符
号ビットからのｅビットを含む出力信号は、Ｍビットの
デジタル出力信号の残りのｍビットと結合され、Ｄビッ
トのデジタル・ワードを生成する。このＤビットのデジ
タル・ワードは、傾斜判断回路（35）の一部である第１
ラッチ回路（36）に記憶される。新しいＤビットのデジ
タル・ワードが第１ラッチ回路（36）にロードされると
き、第１ラッチ回路（36）の内容は第２ラッチ回路（3
8）に送られる。第２ラッチ回路（38）からのＤビット
・デジタル・ワードは、ADC（10）のＤビットのデジタ
ル出力信号となる。ラッチ回路（36）からの現時点で変
換されたサンプルＬと、ラッチ回路（38）からの直前に
変換されたサンプルＰ内容は、比較回路（40）で比較さ
れ、アナログ入力信号の傾斜の存否（Ｌ≠Ｐ）を判断
し、存在すればその傾斜方向（Ｌ＞Ｐ）を判断する。符
号ビットｓは、オーバーフロー／アンダーフロー状態を
示し、分割されて排他的ノア回路（42）に入力されて、
その状態を示す信号EEを生成する。分割された符号ビッ
トの一方は、傾斜方向検出信号Ｌ＞Ｐと共に排他的オア
回路（14）に入力され、誤差極性信号EPを生成する。
傾斜があり、且つ信号EEがオーバーフロー／アンダーフ
ロー状態を示すと、差動出力を有するアンド回路（46）
は、傾斜検出指標Ｌ≠Ｐによりイネーブルされ、一方の
出力端に補正信号CORRを生成する。補正信号CORRは、第
２アンド回路（48）をイネーブルし、誤差極性信号EPを
オア回路（50）の一方の入力端に送る。オア回路（50）
の他方の入力端にはアンド回路（46）の他方の出力端か
らの信号/CORRが入力される。信号CORRは、更にデータ
回路（52）をイネーブルし、符号ビットであるオア回路
（50）の出力と共に、ｍ量子化誤差ビットをDAC（54）
に送る。DAC（54）の出力信号は、積分型ループ・ゲイ
ン増幅器（56）に入力され、校正制御回路（27）に供給
する誤差信号を生成する。積分増幅器（56）のループ・
ゲイン及び積分時定数は、ADC（10）での使用に適する
ように決定される。
ロー状態を示すと、差動出力を有するアンド回路（46）
は、傾斜検出指標Ｌ≠Ｐによりイネーブルされ、一方の
出力端に補正信号CORRを生成する。補正信号CORRは、第
２アンド回路（48）をイネーブルし、誤差極性信号EPを
オア回路（50）の一方の入力端に送る。オア回路（50）
の他方の入力端にはアンド回路（46）の他方の出力端か
らの信号/CORRが入力される。信号CORRは、更にデータ
回路（52）をイネーブルし、符号ビットであるオア回路
（50）の出力と共に、ｍ量子化誤差ビットをDAC（54）
に送る。DAC（54）の出力信号は、積分型ループ・ゲイ
ン増幅器（56）に入力され、校正制御回路（27）に供給
する誤差信号を生成する。積分増幅器（56）のループ・
ゲイン及び積分時定数は、ADC（10）での使用に適する
ように決定される。
次の表１は、第２量子化回路（26）のＭビットのデジタ
ル出力の誤差領域を示す。
ル出力の誤差領域を示す。
表１の誤差範囲情報EEと、排他的ノア回路（42）、オア
回路（44）、アンド回路（46）、（48）及びオア回路
（50）を含む第２図の論理回路により実現されるアナロ
グ入力信号の傾斜との関係から、可変遅延線（28）の制
御に関する情報が表２により示す様に求められる。
回路（44）、アンド回路（46）、（48）及びオア回路
（50）を含む第２図の論理回路により実現されるアナロ
グ入力信号の傾斜との関係から、可変遅延線（28）の制
御に関する情報が表２により示す様に求められる。
この例では、Ｍビットのデジタル出力の最上位２ビット
は、Ｍビットのデジタル出力が＋又は−誤差範囲のいず
れにあるかを判断する。デジタル出力信号が＋又は−誤
差範囲にあると、Ｍ及びＭ−１ビットが両方共１又は０
となり、信号EEは１である。信号EEが１であるとき、オ
ーバーフロー又はアンダーフロー後のｍビットは誤差の
大きさを示すビットとなる。無誤差範囲ではCORRは０で
あり、ｍビットに代わってゼロが、アンド回路（52）を
介してDAC（54）に送られる。この場合、DAC（54）の出
力は、オフセット校正調整器である可変抵抗（58）で設
定した値と等しくなる。このように、校正制御回路（2
7）からの誤差補正レベルに対する公称設定は、オフセ
ット校正調整器（58）を使用した初期位相校正時の誤差
信号のバイアス値により決定する。表２を参照すると、
誤差範囲の判断結果及び傾斜の判断結果は、次のように
組合わせられる。無誤差範囲内にあるか、又はアナログ
入力信号に傾斜が無い場合は、可変アナログ遅延装置
（28）の遅延又は他の可変補正装置用の誤差補正レベル
は、バイアス値により決められたように一定に保持され
る。＋誤差範囲にある場合、正の傾斜（Ｌ＞Ｐ＝１）で
あると遅延又は誤差補正レべルは減少され、負の傾斜
（Ｌ＞Ｐ＝０）であると遅延又は誤差補正レべルは増加
される。−誤差範囲にある場合、正の傾斜であると遅延
又は誤差補正レベルは増加され、負の傾斜であると遅延
又は誤差補正レベルは減少される。
は、Ｍビットのデジタル出力が＋又は−誤差範囲のいず
れにあるかを判断する。デジタル出力信号が＋又は−誤
差範囲にあると、Ｍ及びＭ−１ビットが両方共１又は０
となり、信号EEは１である。信号EEが１であるとき、オ
ーバーフロー又はアンダーフロー後のｍビットは誤差の
大きさを示すビットとなる。無誤差範囲ではCORRは０で
あり、ｍビットに代わってゼロが、アンド回路（52）を
介してDAC（54）に送られる。この場合、DAC（54）の出
力は、オフセット校正調整器である可変抵抗（58）で設
定した値と等しくなる。このように、校正制御回路（2
7）からの誤差補正レベルに対する公称設定は、オフセ
ット校正調整器（58）を使用した初期位相校正時の誤差
信号のバイアス値により決定する。表２を参照すると、
誤差範囲の判断結果及び傾斜の判断結果は、次のように
組合わせられる。無誤差範囲内にあるか、又はアナログ
入力信号に傾斜が無い場合は、可変アナログ遅延装置
（28）の遅延又は他の可変補正装置用の誤差補正レベル
は、バイアス値により決められたように一定に保持され
る。＋誤差範囲にある場合、正の傾斜（Ｌ＞Ｐ＝１）で
あると遅延又は誤差補正レべルは減少され、負の傾斜
（Ｌ＞Ｐ＝０）であると遅延又は誤差補正レべルは増加
される。−誤差範囲にある場合、正の傾斜であると遅延
又は誤差補正レベルは増加され、負の傾斜であると遅延
又は誤差補正レベルは減少される。
この様にして、ADCの動作中に各段のADCに供給するスト
ローブ・パルスの位相を適切な関係に保持することで、
量子化誤差を最小に校正できる。このことは、第３図を
参照して理解できるであろう。
ローブ・パルスの位相を適切な関係に保持することで、
量子化誤差を最小に校正できる。このことは、第３図を
参照して理解できるであろう。
校正制御回路（27）がマイクロプロセッサを使用する場
合、傾斜判断回路（35）を形成するハードウエアは省か
れ、排他的ノア回路（42）からの信号EEは、DAC（54）
を直接に制御するようにデータ回路（52）をイネーブル
するための入力となる。この様な他の実施例では、校正
制御回路（27）の一部であるマイクロプロセッサは、各
ソフトウエア・アルゴリズム及び誤差信号の観察結果に
従って、各被制御装置に対する誤差補正ワードの値を調
整する。誤差信号が増加すれば、全ての誤差を最小にす
るために、調整の方向は反対にされる。これは、上述の
ハードウエアを使用せずに、信号の傾斜を判断すること
になる。動作上、ADC（10）は、このADCの全ての量子化
レベルを完全に使用する既知の信号を入力することによ
り、最初に校正される。デジタル補正／誤差検出回路
（20）の出力端に発生した誤差信号は、校正制御回路
（27）により分析され、信号は個々のDAC（29）により
制御される各可変補正装置に順番に出力される。各種の
ADC誤差は他の誤差とは独立しているので、各可変補正
装置を個々に調整して、誤差信号が最小になる時点を判
断する。校正制御回路（27）内にマイクロプロセッサを
使用した場合、これらの校正値はADC動作中の公称値と
してマイクロプロセッサ・メモリに記憶される。ADCの
動作中、素子の経年変化、温度変化、及び他の環境要因
がADCの動作に影響を与えるので、デジタル補正及び検
出回路からの誤差信号は公称値から変化する。この変化
は校正制御回路（27）内のマイクロプロセッサに帰還さ
れる。マイクロプロセッサは、種々の異なる可変補正装
置を調整して、ADCの正しい動作を維持する。
合、傾斜判断回路（35）を形成するハードウエアは省か
れ、排他的ノア回路（42）からの信号EEは、DAC（54）
を直接に制御するようにデータ回路（52）をイネーブル
するための入力となる。この様な他の実施例では、校正
制御回路（27）の一部であるマイクロプロセッサは、各
ソフトウエア・アルゴリズム及び誤差信号の観察結果に
従って、各被制御装置に対する誤差補正ワードの値を調
整する。誤差信号が増加すれば、全ての誤差を最小にす
るために、調整の方向は反対にされる。これは、上述の
ハードウエアを使用せずに、信号の傾斜を判断すること
になる。動作上、ADC（10）は、このADCの全ての量子化
レベルを完全に使用する既知の信号を入力することによ
り、最初に校正される。デジタル補正／誤差検出回路
（20）の出力端に発生した誤差信号は、校正制御回路
（27）により分析され、信号は個々のDAC（29）により
制御される各可変補正装置に順番に出力される。各種の
ADC誤差は他の誤差とは独立しているので、各可変補正
装置を個々に調整して、誤差信号が最小になる時点を判
断する。校正制御回路（27）内にマイクロプロセッサを
使用した場合、これらの校正値はADC動作中の公称値と
してマイクロプロセッサ・メモリに記憶される。ADCの
動作中、素子の経年変化、温度変化、及び他の環境要因
がADCの動作に影響を与えるので、デジタル補正及び検
出回路からの誤差信号は公称値から変化する。この変化
は校正制御回路（27）内のマイクロプロセッサに帰還さ
れる。マイクロプロセッサは、種々の異なる可変補正装
置を調整して、ADCの正しい動作を維持する。
本発明の多段ADCによれば、減算器の出力信号が供給さ
れる第２アナログ・デジタル変換手段がオーバーフロー
又はアンダーフローした際に、傾斜判断手段で入力信号
の傾斜を判断結果及びオーバーフロー又はアンダーフロ
ーの程度を示す誤差信号出力手段からの誤差信号に応じ
て、可変遅延素子の遅延量を調整して、第２アナログ・
デジタル変換手段に供給されるストローブ・パルスの位
相を調整する。これにより、非常に高速の入力信号を扱
うトラック及びホールド回路（12）のホールド期間にお
ける不安定な出力レベルと、ADC（16）に供給された信
号レベルとをほぼ一致させて、減算器からの残差信号で
第２アナログ・デジタル変換手段がオーバーフロー又は
アンダーフローしないように自動校正できる。
れる第２アナログ・デジタル変換手段がオーバーフロー
又はアンダーフローした際に、傾斜判断手段で入力信号
の傾斜を判断結果及びオーバーフロー又はアンダーフロ
ーの程度を示す誤差信号出力手段からの誤差信号に応じ
て、可変遅延素子の遅延量を調整して、第２アナログ・
デジタル変換手段に供給されるストローブ・パルスの位
相を調整する。これにより、非常に高速の入力信号を扱
うトラック及びホールド回路（12）のホールド期間にお
ける不安定な出力レベルと、ADC（16）に供給された信
号レベルとをほぼ一致させて、減算器からの残差信号で
第２アナログ・デジタル変換手段がオーバーフロー又は
アンダーフローしないように自動校正できる。
第１図は本発明の自動校正ADC装置を示すブロック図、
第２図は第１図の補正及び誤差検出回路を詳細に示すブ
ロック図、第３図は波形図である。 図中において、（12）はトラック・ホールド回路、（1
6）は第１アナログ・デジタル手段、（18）はデジタル
・アナログ変換手段、（22）は減算手段、（26）は第２
アナログ・デジタル変換手段、（27）は校正制御手段、
（28）は可変遅延素子、（35）は傾斜判断手段、（52）
及び（54）は誤差信号出力手段である。
第２図は第１図の補正及び誤差検出回路を詳細に示すブ
ロック図、第３図は波形図である。 図中において、（12）はトラック・ホールド回路、（1
6）は第１アナログ・デジタル手段、（18）はデジタル
・アナログ変換手段、（22）は減算手段、（26）は第２
アナログ・デジタル変換手段、（27）は校正制御手段、
（28）は可変遅延素子、（35）は傾斜判断手段、（52）
及び（54）は誤差信号出力手段である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・ルイス アメリカ合衆国 オレゴン州 97223 タ イガード サウスウエスト ファーン 13900 (56)参考文献 特開 昭60−126923（ＪＰ，Ａ) 特開 昭55−138924（ＪＰ，Ａ) 特開 昭62−7220（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ストローブ・パルスを発生するタイミング
発生手段と、 該タイミング発生手段からの上記ストローブ・パルスに
応答してアナログ入力信号の値を保持するトラック及び
ホールド回路と、 上記タイミング発生手段からの上記ストローブ・パルス
に応答して該トラック及びホールド回路の出力信号をデ
ジタル出力信号に変換する第１アナログ・デジタル変換
手段と、 該第１アナログ・デジタル変換手段のデジタル出力信号
をアナログ出力信号に変換するデジタル・アナログ変換
手段と、 該デジタル・アナログ変換手段の出力信号及び上記トラ
ック及びホールド回路の出力信号の差を求める減算手段
と、 制御信号に応じて上記タイミング発生手段からの上記ス
トローブ・パルスを遅延させる可変遅延素子と、 該可変遅延素子からの遅延された上記ストローブ・パル
スに応答して、上記減算手段の出力信号をデジタル信号
に変換し、且つ上記減算手段の出力信号がオーバーフロ
ー又はアンダーフローしたか否かを表す符号信号を出力
する第２アナログ・デジタル変換手段と、 上記第１及び第２アナログ・デジタル変換手段の出力デ
ジタル信号を合成して得られる上記アナログ入力信号に
相当するデジタル出力信号の現在の値又は直前の値を比
較して上記アナログ入力信号の傾斜を表す傾斜判断信号
を出力する傾斜判断手段と、 該傾斜判断手段からの上記傾斜判断信号が上記アナログ
入力信号が傾斜を有することを表し、且つ上記第２アナ
ログ・デジタル変換手段からの上記符号信号が上記第２
アナログ・デジタル変換手段がオーバーフロー又はアン
ダーフローしたときに、上記第２アナログ・デジタル変
換手段の上記デジタル信号を誤差信号として出力し、そ
うでなければ値０の誤差信号を出力する誤差信号出力手
段と、 該誤差信号出力手段からの上記誤差信号に応じて、上記
可変遅延素子の遅延量を制御する制御信号を生成する校
正制御手段と を具えることを特徴とする多段アナログ・デジタル変換
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/215,667 US4908621A (en) | 1988-07-06 | 1988-07-06 | Autocalibrated multistage A/D converter |
| US215667 | 1988-07-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0254623A JPH0254623A (ja) | 1990-02-23 |
| JPH077913B2 true JPH077913B2 (ja) | 1995-01-30 |
Family
ID=22803888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1172857A Expired - Lifetime JPH077913B2 (ja) | 1988-07-06 | 1989-07-04 | 多段アナログ・デジタル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4908621A (ja) |
| JP (1) | JPH077913B2 (ja) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE131973T1 (de) * | 1988-09-30 | 1996-01-15 | Siemens Ag | Verfahren zur bestimmung und verarbeitung von korrekturwerten für selbstkalibrierende a/d- und d/a-wandler und rechenwerk zur durchführung des verfahrens |
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| EP0447117B1 (en) * | 1990-03-15 | 1997-02-19 | AT&T Corp. | Built-in self test for analog to digital converters |
| US4985702A (en) * | 1990-04-02 | 1991-01-15 | Triquint Semiconductor, Inc. | Analog to digital converter with second order error correction |
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1988
- 1988-07-06 US US07/215,667 patent/US4908621A/en not_active Expired - Fee Related
-
1989
- 1989-07-04 JP JP1172857A patent/JPH077913B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| US4908621A (en) | 1990-03-13 |
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