JPH0779245B2 - Ｄ／ａコンバータ回路 - Google Patents
Ｄ／ａコンバータ回路Info
- Publication number
- JPH0779245B2 JPH0779245B2 JP1127225A JP12722589A JPH0779245B2 JP H0779245 B2 JPH0779245 B2 JP H0779245B2 JP 1127225 A JP1127225 A JP 1127225A JP 12722589 A JP12722589 A JP 12722589A JP H0779245 B2 JPH0779245 B2 JP H0779245B2
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- JP
- Japan
- Prior art keywords
- level shift
- output
- reference voltage
- circuit
- level
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、D/Aコンバータ回路に関し、特にダイナミ
ックレンジが基準電圧に規制されないD/Aコンバータ回
路に関するものである。
ックレンジが基準電圧に規制されないD/Aコンバータ回
路に関するものである。
第３図は従来のＲ−2R型ラダー抵抗形式のD/Aコンバー
タ回路の構成図である。図において、１は基準電圧源、
２は基準電圧源１に接続された基準電源用アンプ、３は
基準電圧入力3aがアンプ２に接続されたＲ−2Rラダー抵
抗網であり、抵抗Ｒと2Rがはしご形に接続されている。
S1〜Snはラダー抵抗網３の所定のノードに接続されたス
イッチである。スイッチS1〜Snは与えられるディジタル
信号に応じてON/OFFする。I1〜Inは電流容量Ｉの定電流
源であり、スイッチS1〜Snと接地間に各々接続されてい
る。４は入力がラガー抵抗網３の出力3bに接続された出
力アンプである。
タ回路の構成図である。図において、１は基準電圧源、
２は基準電圧源１に接続された基準電源用アンプ、３は
基準電圧入力3aがアンプ２に接続されたＲ−2Rラダー抵
抗網であり、抵抗Ｒと2Rがはしご形に接続されている。
S1〜Snはラダー抵抗網３の所定のノードに接続されたス
イッチである。スイッチS1〜Snは与えられるディジタル
信号に応じてON/OFFする。I1〜Inは電流容量Ｉの定電流
源であり、スイッチS1〜Snと接地間に各々接続されてい
る。４は入力がラガー抵抗網３の出力3bに接続された出
力アンプである。
次に動作について説明する。基準電圧源１の電圧Vrefが
アンプ２を介し基準電圧入力3aに与えられる。ここで電
圧Vrefは、出力電圧VOUTの基準としたい電圧に設定され
る。スイッチS1〜Snはディジタル信号が与えられると該
ディジタル信号に応じてON/OFFし、ラダー抵抗網３の所
定のノードに定電流源I1〜Inを選択的に接続する。ラダ
ー抵抗網３の出力3bからのアナログ信号は出力アンプ４
を介し出力電圧VOUTとして出力される。この出力電圧V
OUTは、下記（１）式で示すように抵抗Ｒと2Rの合成抵
抗と定電流源I1〜Inの電流容量Ｉにより決定される。
アンプ２を介し基準電圧入力3aに与えられる。ここで電
圧Vrefは、出力電圧VOUTの基準としたい電圧に設定され
る。スイッチS1〜Snはディジタル信号が与えられると該
ディジタル信号に応じてON/OFFし、ラダー抵抗網３の所
定のノードに定電流源I1〜Inを選択的に接続する。ラダ
ー抵抗網３の出力3bからのアナログ信号は出力アンプ４
を介し出力電圧VOUTとして出力される。この出力電圧V
OUTは、下記（１）式で示すように抵抗Ｒと2Rの合成抵
抗と定電流源I1〜Inの電流容量Ｉにより決定される。
但し、anはスイッチSnがONのとき１、OFFのとき０であ
るものとする。
るものとする。
従来のD/Aコンバータ回路は以上のように構成されてお
り、ダイナミックレンジは（１）式に示すように、固定
されている電圧Vrefを基準にして設定されており、出力
電圧VOUTの下限付近、例えばダイナミックレンズをＸ
（Ｖ）とするとVref−Ｘ（Ｖ）付近のアナログ信号（出
力電圧VOUT）に歪が生じるという問題点があった。
り、ダイナミックレンジは（１）式に示すように、固定
されている電圧Vrefを基準にして設定されており、出力
電圧VOUTの下限付近、例えばダイナミックレンズをＸ
（Ｖ）とするとVref−Ｘ（Ｖ）付近のアナログ信号（出
力電圧VOUT）に歪が生じるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、歪のないアナログ信号が出力されるD/Aコン
バータ回路を得ることを目的とする。
たもので、歪のないアナログ信号が出力されるD/Aコン
バータ回路を得ることを目的とする。
この発明に係るD/Aコンバータ回路は、基準電圧源と、
基準電圧源に接続され、基準電圧源の基準電圧を所定レ
ベル大きくする第１のレベルシフト回路と、第１のレベ
ルシフト回路に基準電圧入力が接続され、与えられるデ
ィジタル信号に応じ所定ノードに定電流源を選択的に接
続することによりディジタル信号に応じたアナログ信号
を出力する抵抗回路網と、抵抗回路網の出力に接続さ
れ、アナログ信号のレベルを第１のレベルシフト回路で
のレベルシフト分だけ小さくする第２のレベルシフト回
路とを備えている。
基準電圧源に接続され、基準電圧源の基準電圧を所定レ
ベル大きくする第１のレベルシフト回路と、第１のレベ
ルシフト回路に基準電圧入力が接続され、与えられるデ
ィジタル信号に応じ所定ノードに定電流源を選択的に接
続することによりディジタル信号に応じたアナログ信号
を出力する抵抗回路網と、抵抗回路網の出力に接続さ
れ、アナログ信号のレベルを第１のレベルシフト回路で
のレベルシフト分だけ小さくする第２のレベルシフト回
路とを備えている。
この発明における第１のレベルシフト回路は、基準電圧
を所定のレベルだけ大きくし、抵抗回路網はこの大きい
基準電圧で動作し、第２のレベルシフト回路は抵抗回路
網の出力であるアナログ信号のレベルを第１のレベルシ
フト回路でのレベルシフト分だけ小さくして所要のレベ
ルに戻す。
を所定のレベルだけ大きくし、抵抗回路網はこの大きい
基準電圧で動作し、第２のレベルシフト回路は抵抗回路
網の出力であるアナログ信号のレベルを第１のレベルシ
フト回路でのレベルシフト分だけ小さくして所要のレベ
ルに戻す。
第１図はこの発明に係るD/Aコンバータ回路の一実施例
を示す構成図である。
を示す構成図である。
図において、第３図に示した従来回路との相違点は、基
準電圧源１と基準電源用アンプ２との間に第１のレベル
シフト回路10を、ラダー抵抗網３の出力3bと出力アンプ
４との間に第２のレベルシフト回路20を新たに設けたこ
とである。第１のレベルシフト回路10は基準電圧源１の
電圧Vrefを所定のレベルだけ大きくし基準電源用アンプ
２に与える。第２のレベルシフト回路20は、ラダー抵抗
網３の出力を第１のレベルシフト回路10でのレベルシフ
ト分だけ小さくする。その他の構成は従来と同様であ
る。
準電圧源１と基準電源用アンプ２との間に第１のレベル
シフト回路10を、ラダー抵抗網３の出力3bと出力アンプ
４との間に第２のレベルシフト回路20を新たに設けたこ
とである。第１のレベルシフト回路10は基準電圧源１の
電圧Vrefを所定のレベルだけ大きくし基準電源用アンプ
２に与える。第２のレベルシフト回路20は、ラダー抵抗
網３の出力を第１のレベルシフト回路10でのレベルシフ
ト分だけ小さくする。その他の構成は従来と同様であ
る。
第２図は第１図に示した回路での第1,第２のレベルシフ
ト回路10,20の具体的構成を示す回路図である。第１の
レベルシフト回路10はダイオードD1,D2,D3の直列回路体
及び定電流源CS1より成る。ダイオードD1〜D3の直列回
路体において、ダイオードD1のカソードは基準電圧源１
に接続され、ダイオードD3のアノードは定電流源CS1を
介し電源VCCに接続されるとともに基準電源用アンプ２
にも接続されている。第２のレベルシフト回路20は、ダ
イオードD4及びD5の直列回路体，定電流源CS2,カレント
ミラー30及びNPNトランジスタQ1,Q2より成る。トランジ
スタQ1は、ベースがラダー抵抗網３の出力3bに、エミッ
タがダイオードD5のアノードに各々接続されている。ダ
イオードD5のカソードはダイオードD4のアノードに、ダ
イオードD4はカソードは出力アンプ４に接続されるとと
もに定電流源CS2を介し接地されている。カレントミラ
ー30はトランジスタQ1のベース電流を補償するためのも
のであり、PNPトランジスタQ3,Q4より成る。トランジス
タQ3はダイオード接続されており、エミッタが電源VCC
に、コレクタがトランジスタQ2のベースに各々接続され
ている。トランジスタQ4は、ベースがトランジスタQ3の
ベースに、エミッタがトランジスタQ3のエミッタに、コ
レクタがトランジスタQ1のベースに各々接続されてい
る。トランジスタQ2は、コレクタが電源VCCに、エミッ
タがトランジスタQ1のコレクタに各々接続されている。
その他の構成は第１図に示した回路と同様である。
ト回路10,20の具体的構成を示す回路図である。第１の
レベルシフト回路10はダイオードD1,D2,D3の直列回路体
及び定電流源CS1より成る。ダイオードD1〜D3の直列回
路体において、ダイオードD1のカソードは基準電圧源１
に接続され、ダイオードD3のアノードは定電流源CS1を
介し電源VCCに接続されるとともに基準電源用アンプ２
にも接続されている。第２のレベルシフト回路20は、ダ
イオードD4及びD5の直列回路体，定電流源CS2,カレント
ミラー30及びNPNトランジスタQ1,Q2より成る。トランジ
スタQ1は、ベースがラダー抵抗網３の出力3bに、エミッ
タがダイオードD5のアノードに各々接続されている。ダ
イオードD5のカソードはダイオードD4のアノードに、ダ
イオードD4はカソードは出力アンプ４に接続されるとと
もに定電流源CS2を介し接地されている。カレントミラ
ー30はトランジスタQ1のベース電流を補償するためのも
のであり、PNPトランジスタQ3,Q4より成る。トランジス
タQ3はダイオード接続されており、エミッタが電源VCC
に、コレクタがトランジスタQ2のベースに各々接続され
ている。トランジスタQ4は、ベースがトランジスタQ3の
ベースに、エミッタがトランジスタQ3のエミッタに、コ
レクタがトランジスタQ1のベースに各々接続されてい
る。トランジスタQ2は、コレクタが電源VCCに、エミッ
タがトランジスタQ1のコレクタに各々接続されている。
その他の構成は第１図に示した回路と同様である。
次に動作について説明する。スイッチS1〜Snにディジタ
ル信号が与えられると、従来と同様ディジタル信号に応
じスイッチS1〜SnがON/OFFし、ラダー抵抗網３の所定ノ
ードに定電流源I1〜Inを選択的に接続され、ディジタル
信号に応じたアナログ信号（出力電圧VOUT）が出力され
る。このとき、ダイオードD1〜D3の順方向電圧をVBEと
すると基準電圧源１の電圧Vrefは3VBEだけ大きい電圧に
レベルシフトされ、アンプ２を介しラダー抵抗網３に与
えられる。このため、ラダー抵抗網３の出力の全体のレ
ベルは従来に比し、3VBEだけ高くなっている。つまり、
ラダー抵抗網３の出力の基準はVref＋3VBEとなり、ラダ
ー抵抗網３の出力の下限は、このD/Aコンバータ回路の
ダイナミックレンジをＸ（Ｖ）とすると、Vref＋3VBE−
Ｘ（Ｖ）となる。ラダー抵抗網３の出力はトランジスタ
Q1,ダイオードD5及びD4を介し出力アンプ４に与えられ
る。トランジスタQ1のベース・エミッタ間電圧、ダイオ
ードD5及びD4の順方向電圧を各々VBEとすると、ラダー
抵抗網３の出力はトランジスタQ1,ダイオードD5及びD4
により3VBEだけ減少させられる。従って、出力電圧VOUT
は、従来と同様（１）式で表される。このように、ラダ
ー抵抗網３の出力の下限を従来より3VBE大きくしている
ので、ラダー抵抗網３の出力は3VBEの余裕を持って出力
される。従って、従来のように出力電圧VOUTの下限付近
で歪が生じることはない。
ル信号が与えられると、従来と同様ディジタル信号に応
じスイッチS1〜SnがON/OFFし、ラダー抵抗網３の所定ノ
ードに定電流源I1〜Inを選択的に接続され、ディジタル
信号に応じたアナログ信号（出力電圧VOUT）が出力され
る。このとき、ダイオードD1〜D3の順方向電圧をVBEと
すると基準電圧源１の電圧Vrefは3VBEだけ大きい電圧に
レベルシフトされ、アンプ２を介しラダー抵抗網３に与
えられる。このため、ラダー抵抗網３の出力の全体のレ
ベルは従来に比し、3VBEだけ高くなっている。つまり、
ラダー抵抗網３の出力の基準はVref＋3VBEとなり、ラダ
ー抵抗網３の出力の下限は、このD/Aコンバータ回路の
ダイナミックレンジをＸ（Ｖ）とすると、Vref＋3VBE−
Ｘ（Ｖ）となる。ラダー抵抗網３の出力はトランジスタ
Q1,ダイオードD5及びD4を介し出力アンプ４に与えられ
る。トランジスタQ1のベース・エミッタ間電圧、ダイオ
ードD5及びD4の順方向電圧を各々VBEとすると、ラダー
抵抗網３の出力はトランジスタQ1,ダイオードD5及びD4
により3VBEだけ減少させられる。従って、出力電圧VOUT
は、従来と同様（１）式で表される。このように、ラダ
ー抵抗網３の出力の下限を従来より3VBE大きくしている
ので、ラダー抵抗網３の出力は3VBEの余裕を持って出力
される。従って、従来のように出力電圧VOUTの下限付近
で歪が生じることはない。
一方、第２図のレベルシフト回路20において、ラダー抵
抗網３の出力を単に3VBE減少させるだけであれば、カレ
ントミラー30及びトランジスタQ2を設けなくてもよい。
しかしながら、このようにすると、トランジスタQ1を導
通させるためのベース電流をラダー抵抗網３から供給し
なければななず、ラダー抵抗網３の出力電位が多少変動
する。これは出力電圧VOUTの精度を低下させるので望ま
しくない。そこで、上記ベース電流を補償するために、
カレントミラー30とトランジスタQ2を設けるのが望まし
い。この構成によれば、トランジスタQ2を導通させるの
に足るベース電流と等しい電流がカレントミラー30を介
しトランジスタQ1のベースに供給される。ここでトラン
ジスタQ1とQ2が同サイズのものであれば、トランジスタ
Q1,2を導通させるのに足るベース電流は等しくなる。従
って、カレントミラー30を介して供給されるベース電流
でトランジスタQ1は十分に導通することができる。その
結果、トランジスタQ1を導通させるためのベース電流を
ラダー抵抗３から供給する必要がないので、ラダー抵抗
網３の出力電位は変動しない。
抗網３の出力を単に3VBE減少させるだけであれば、カレ
ントミラー30及びトランジスタQ2を設けなくてもよい。
しかしながら、このようにすると、トランジスタQ1を導
通させるためのベース電流をラダー抵抗網３から供給し
なければななず、ラダー抵抗網３の出力電位が多少変動
する。これは出力電圧VOUTの精度を低下させるので望ま
しくない。そこで、上記ベース電流を補償するために、
カレントミラー30とトランジスタQ2を設けるのが望まし
い。この構成によれば、トランジスタQ2を導通させるの
に足るベース電流と等しい電流がカレントミラー30を介
しトランジスタQ1のベースに供給される。ここでトラン
ジスタQ1とQ2が同サイズのものであれば、トランジスタ
Q1,2を導通させるのに足るベース電流は等しくなる。従
って、カレントミラー30を介して供給されるベース電流
でトランジスタQ1は十分に導通することができる。その
結果、トランジスタQ1を導通させるためのベース電流を
ラダー抵抗３から供給する必要がないので、ラダー抵抗
網３の出力電位は変動しない。
なお、上記実施例ではラダー抵抗形式のD/Aコンバータ
回路について説明したが、重み抵抗形式等の他の抵抗形
式のD/Aコンバータ回路にもこの発明を適用することが
できる。また、上記実施例では第1,第２のレベルシフト
回路10,200のレベルシフト量を3VBEとした場合について
説明したが、2VBE,4VBE等の他のレベルシフト量として
もよい。
回路について説明したが、重み抵抗形式等の他の抵抗形
式のD/Aコンバータ回路にもこの発明を適用することが
できる。また、上記実施例では第1,第２のレベルシフト
回路10,200のレベルシフト量を3VBEとした場合について
説明したが、2VBE,4VBE等の他のレベルシフト量として
もよい。
以上のように、この発明によれば、基準電圧源の基準電
圧を所定レベル大きくして抵抗回路網に与える第１のレ
ベルシフト回路と、抵抗回路網からのアナログ信号のレ
ベルを第１のレベルシフト回路でのレベルシフト分だけ
小さくして所要のレベルに戻す第２のレベルシフト回路
とを設け、余裕を持たせてディジタル信号をアナログ信
号に変換するようにしたので、歪のないアナログ信号が
得られるという効果がある。
圧を所定レベル大きくして抵抗回路網に与える第１のレ
ベルシフト回路と、抵抗回路網からのアナログ信号のレ
ベルを第１のレベルシフト回路でのレベルシフト分だけ
小さくして所要のレベルに戻す第２のレベルシフト回路
とを設け、余裕を持たせてディジタル信号をアナログ信
号に変換するようにしたので、歪のないアナログ信号が
得られるという効果がある。
第１図はこの発明に係るD/Aコンバータ回路の一実施例
を示す構成図、第２図は第１図に示した第1,第２のレベ
ルシフト回路の具体的構成を示す回路図、第３図は従来
のD/Aコンバータ回路の構成図である。 図において、１は基準電圧源、３はラダー抵抗網、S1〜
Snはスイッチ、I1〜Inは定電流源、10は第１のレベルシ
フト回路、20は第２のレベルシフト回路である。 なお、各図中同一符号は同一または相当部分を示す。
を示す構成図、第２図は第１図に示した第1,第２のレベ
ルシフト回路の具体的構成を示す回路図、第３図は従来
のD/Aコンバータ回路の構成図である。 図において、１は基準電圧源、３はラダー抵抗網、S1〜
Snはスイッチ、I1〜Inは定電流源、10は第１のレベルシ
フト回路、20は第２のレベルシフト回路である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】基準電圧源と、 前記基準電圧源に接続され、前記基準電圧源の基準電圧
を所定レベル大きくする第１のレベルシフト回路と、 前記第１のレベルシフト回路に基準電圧入力が接続さ
れ、与えられるディジタル信号に応じ所定ノードに定電
流源を選択的に接続することにより前記ディジタル信号
に応じたアナログ信号を出力する抵抗回路網と、 前記抵抗回路網の出力に接続され、前記アナログ信号の
レベルを前記第１のレベルシフト回路でのレベルシフト
分だけ小さくする第２のレベルシフト回路とを備えたD/
Aコンバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127225A JPH0779245B2 (ja) | 1989-05-18 | 1989-05-18 | Ｄ／ａコンバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127225A JPH0779245B2 (ja) | 1989-05-18 | 1989-05-18 | Ｄ／ａコンバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02305030A JPH02305030A (ja) | 1990-12-18 |
| JPH0779245B2 true JPH0779245B2 (ja) | 1995-08-23 |
Family
ID=14954825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127225A Expired - Lifetime JPH0779245B2 (ja) | 1989-05-18 | 1989-05-18 | Ｄ／ａコンバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779245B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3169884B2 (ja) | 1998-02-26 | 2001-05-28 | 日本電気アイシーマイコンシステム株式会社 | ディジタル・アナログ変換器及びそのテスト方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58164315A (ja) * | 1982-03-25 | 1983-09-29 | Nippon Gakki Seizo Kk | デイジタル・アナログ変換器 |
| JPS60241330A (ja) * | 1984-05-16 | 1985-11-30 | Yokogawa Hokushin Electric Corp | オ−トレンジ機能付きデジタル・アナログ変換装置 |
-
1989
- 1989-05-18 JP JP1127225A patent/JPH0779245B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02305030A (ja) | 1990-12-18 |
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