JPH0779269A - 遅延検波回路 - Google Patents
遅延検波回路Info
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- JPH0779269A JPH0779269A JP5221343A JP22134393A JPH0779269A JP H0779269 A JPH0779269 A JP H0779269A JP 5221343 A JP5221343 A JP 5221343A JP 22134393 A JP22134393 A JP 22134393A JP H0779269 A JPH0779269 A JP H0779269A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 16
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- 230000008929 regeneration Effects 0.000 claims 2
- 238000011069 regeneration method Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 1
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- 238000012986 modification Methods 0.000 description 1
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- 230000010363 phase shift Effects 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 アナログ回路を用いず、全てをディジタル回
路のみで構成したＬＳＩ化に好適な遅延検波出力回路を
提供する。 【構成】 変調波信号を周波数変換する第１周波数変換
回路１０３、１０４と、互いにπ／２だけ位相がずれた
同一周波数クロック信号を基に周波数変換された変調波
信号の周波数を実質的になくした第１および第２の変調
波情報信号を出力する第２周波数変換回路１０６、１０
７、１０８、１０９と、この第１および第２の変調波情
報信号をそれぞれ受け取り、これらの信号の持つ情報の
平均値を出力する第１および第２の移動平均フィルタ回
路１１０、１１１と、これら第１および第２の移動平均
フィルタ回路１１０、１１１の出力から変調波信号の変
調情報をディジタル的に出力する論理回路１１２と、こ
の論理回路１１２の出力に接続された遅延回路１１３お
よび位相差分計算回路１１４とを有する。
路のみで構成したＬＳＩ化に好適な遅延検波出力回路を
提供する。 【構成】 変調波信号を周波数変換する第１周波数変換
回路１０３、１０４と、互いにπ／２だけ位相がずれた
同一周波数クロック信号を基に周波数変換された変調波
信号の周波数を実質的になくした第１および第２の変調
波情報信号を出力する第２周波数変換回路１０６、１０
７、１０８、１０９と、この第１および第２の変調波情
報信号をそれぞれ受け取り、これらの信号の持つ情報の
平均値を出力する第１および第２の移動平均フィルタ回
路１１０、１１１と、これら第１および第２の移動平均
フィルタ回路１１０、１１１の出力から変調波信号の変
調情報をディジタル的に出力する論理回路１１２と、こ
の論理回路１１２の出力に接続された遅延回路１１３お
よび位相差分計算回路１１４とを有する。
Description
【０００１】
【産業上の利用分野】この発明はデジタル通信機の復調
回路に用いる遅延検波回路に関するもので、特にデジタ
ルコードレス電話に用いるπ／４シフトＱＰＳＫ復調回
路をＬＳＩ化するのに好適な遅延検波回路に関するもの
である。
回路に用いる遅延検波回路に関するもので、特にデジタ
ルコードレス電話に用いるπ／４シフトＱＰＳＫ復調回
路をＬＳＩ化するのに好適な遅延検波回路に関するもの
である。
【０００２】
【従来の技術】従来の遅延検波回路については、デジタ
ルコードレス電話用π／４シフトＱＰＳＫ遅延検波回路
については１９９２年電子情報通信学会春季大会講演論
文集ｐ２ー３４４、「ディジタルコードレス電話用π／
４シフトＱＰＳＫ遅延検波回路」に開示されるものがあ
った。開示された遅延検波回路では排他的論理和回路
（以下ＥＸ−ＯＲ回路と称する）、Ｄ型フリップフロッ
プ回路、アナログ低減炉波器、アナログ／ディジタルコ
ンバータおよび論理回路とから瞬時位相回路を構成して
いた。ＥＸ−ＯＲ回路とアナログ低減炉波器とを組み合
せた位相検出特性は、０〜πが右上がり、π〜２πは右
下がりであるため、Ｄ型フリップフロップ回路の出力に
よって極性を切り替えて直線の位相検出ができるように
している。
ルコードレス電話用π／４シフトＱＰＳＫ遅延検波回路
については１９９２年電子情報通信学会春季大会講演論
文集ｐ２ー３４４、「ディジタルコードレス電話用π／
４シフトＱＰＳＫ遅延検波回路」に開示されるものがあ
った。開示された遅延検波回路では排他的論理和回路
（以下ＥＸ−ＯＲ回路と称する）、Ｄ型フリップフロッ
プ回路、アナログ低減炉波器、アナログ／ディジタルコ
ンバータおよび論理回路とから瞬時位相回路を構成して
いた。ＥＸ−ＯＲ回路とアナログ低減炉波器とを組み合
せた位相検出特性は、０〜πが右上がり、π〜２πは右
下がりであるため、Ｄ型フリップフロップ回路の出力に
よって極性を切り替えて直線の位相検出ができるように
している。
【０００３】
【発明が解決しようとする課題】しかしながら、アナロ
グ低減炉波器およびアナログ／ディジタルコンバータは
ＬＳＩ化が極めて難しく、容易にＬＳＩ化できる回路構
成の遅延検波回路の実現が望まれていた。
グ低減炉波器およびアナログ／ディジタルコンバータは
ＬＳＩ化が極めて難しく、容易にＬＳＩ化できる回路構
成の遅延検波回路の実現が望まれていた。
【０００４】
【課題を解決するための手段】そこでこの発明では、基
準クロック信号に基づいて生成された互いにπ／２だけ
位相がずれた同一周波数の第１および第２のクロック信
号を基に周波数が第１周波数変換回路で変換された変調
波信号の周波数をベースバンド（基底帯域）に落とした
第１および第２の変調波情報信号を出力する第２周波数
変換回路と、この第１および第２の変調波情報信号をそ
れぞれ受け取り、これらの信号の持つ情報の平均値を出
力する第１および第２の移動平均フィルタ回路と、これ
ら第１および第２の移動平均フィルタ回路の出力から変
調波信号の変調情報をディジタル的に出力する論理回路
とで遅延検波回路の瞬時位相検出回路を構成した。
準クロック信号に基づいて生成された互いにπ／２だけ
位相がずれた同一周波数の第１および第２のクロック信
号を基に周波数が第１周波数変換回路で変換された変調
波信号の周波数をベースバンド（基底帯域）に落とした
第１および第２の変調波情報信号を出力する第２周波数
変換回路と、この第１および第２の変調波情報信号をそ
れぞれ受け取り、これらの信号の持つ情報の平均値を出
力する第１および第２の移動平均フィルタ回路と、これ
ら第１および第２の移動平均フィルタ回路の出力から変
調波信号の変調情報をディジタル的に出力する論理回路
とで遅延検波回路の瞬時位相検出回路を構成した。
【０００５】
【作用】第１の周波数変換回路は変調波信号を瞬時位相
検出回路が動作するのに好ましい周波数帯域に変換させ
る。第２の周波数変換回路は変調波信号を９０°ずらし
た２つのクロック信号によって変調波位相成分の情報を
有する信号に変換する。第１および第２の移動平均フィ
ルタ回路は変調波の位相成分の一定時間での平均値およ
びその位相のずれ方向の情報をディジタル的に出力す
る。そして、論理回路は第１および第２移動平均フィル
タ回路が生成した変調波の位相成分のディジタル情報を
合体させる。
検出回路が動作するのに好ましい周波数帯域に変換させ
る。第２の周波数変換回路は変調波信号を９０°ずらし
た２つのクロック信号によって変調波位相成分の情報を
有する信号に変換する。第１および第２の移動平均フィ
ルタ回路は変調波の位相成分の一定時間での平均値およ
びその位相のずれ方向の情報をディジタル的に出力す
る。そして、論理回路は第１および第２移動平均フィル
タ回路が生成した変調波の位相成分のディジタル情報を
合体させる。
【０００６】
【実施例】図１はこの発明の第１の実施例である遅延検
波回路の回路図であり、以下この図面を参照しつつ第１
の実施例を説明する。入力端子１０１には周波数ｆ１
（例えば１０．８ＭＨｚ）の変調波信号が入力される。
発振器１０２は周波数ｆ１よりも十分高く、かつデータ
クロック（例えば３８４ｋＨｚ）のＮ倍（ここでＮは正
の整数；例えば５０）の周波数ｆ２（例えば１９．２Ｍ
Ｈｚ）を有するクロック信号を発生する。この発振器１
０２の出力は１／ｎ分周器１０３（ここでｎは正の整
数；例えば２）、を介して第１のＥＸ−ＯＲ回路１０４
の一方の入力に接続される。第１のＥＸ−ＯＲ回路１０
４のもう一方の入力は、入力端子１０１に接続される。
第１のＥＸ−ＯＲ回路１０４の出力は、瞬時位相検出回
路１０５の入力に接続される。瞬時位相検出回路１０５
は、第２および第３のＥＸ−ＯＲ回路１０６、１０７、
１／ｍ分周器１０８（ここでｍは正の整数；例えば１
６）、π／２移相器１０９、第１および第２の移動平均
フィルタ回路１１０、１１１および第１の論理回路１１
２とから構成される。第２および第３のＥＸ−ＯＲ回路
１０６、１０７のそれぞれの一方の入力には第１のＥＸ
−ＯＲ１０４回路の出力が接続される。１／ｍ分周器１
０８の入力は発振器１０２の出力に接続される。第２の
ＥＸ−ＯＲ回路１０６のもう一方の入力は１／ｍ分周器
１０８の出力に接続される。１／ｍ分周器１０８の出力
にはπ／２移相器１０９の入力も接続されている。第３
のＥＸ−ＯＲ回路１０７のもう一方の入力はπ／２移相
器１０９の出力に接続されている。
波回路の回路図であり、以下この図面を参照しつつ第１
の実施例を説明する。入力端子１０１には周波数ｆ１
（例えば１０．８ＭＨｚ）の変調波信号が入力される。
発振器１０２は周波数ｆ１よりも十分高く、かつデータ
クロック（例えば３８４ｋＨｚ）のＮ倍（ここでＮは正
の整数；例えば５０）の周波数ｆ２（例えば１９．２Ｍ
Ｈｚ）を有するクロック信号を発生する。この発振器１
０２の出力は１／ｎ分周器１０３（ここでｎは正の整
数；例えば２）、を介して第１のＥＸ−ＯＲ回路１０４
の一方の入力に接続される。第１のＥＸ−ＯＲ回路１０
４のもう一方の入力は、入力端子１０１に接続される。
第１のＥＸ−ＯＲ回路１０４の出力は、瞬時位相検出回
路１０５の入力に接続される。瞬時位相検出回路１０５
は、第２および第３のＥＸ−ＯＲ回路１０６、１０７、
１／ｍ分周器１０８（ここでｍは正の整数；例えば１
６）、π／２移相器１０９、第１および第２の移動平均
フィルタ回路１１０、１１１および第１の論理回路１１
２とから構成される。第２および第３のＥＸ−ＯＲ回路
１０６、１０７のそれぞれの一方の入力には第１のＥＸ
−ＯＲ１０４回路の出力が接続される。１／ｍ分周器１
０８の入力は発振器１０２の出力に接続される。第２の
ＥＸ−ＯＲ回路１０６のもう一方の入力は１／ｍ分周器
１０８の出力に接続される。１／ｍ分周器１０８の出力
にはπ／２移相器１０９の入力も接続されている。第３
のＥＸ−ＯＲ回路１０７のもう一方の入力はπ／２移相
器１０９の出力に接続されている。
【０００７】第２のＥＸ−ＯＲ回路１０６の出力はその
制御端子が発振器１０２の出力に接続された第１の移動
平均フィルタ回路１１０の入力に、第３のＥＸ−ＯＲ回
路１０７の出力はその制御端子が発振器１０２の出力に
接続された第２の移動平均フィルタ回路１１０の入力に
接続される。ここで、第１および第２の移動平均フィル
タ回路の回路構成は同一であり、その回路図を図２とし
て示す。第１の実施例で用いた移動平均フィルタ回路は
図２に示されるように、２Ｐ段（ここでＰは正の整数）
のシフトレジスタ４０５、第２の論理回路４０６および
アップダウンカウンタ４０７とから構成される。移動平
均フィルタ回路の入力４０１はシフトレジスタ４０５の
第１段目Ａの入力に接続される。シフトレジスタ４０５
のクロック入力は移動平均フィルタ回路の制御入力４０
４を介して発振器１０２に接続される。シフトレジスタ
４０５の第１段目Ａの出力および第２Ｐ段の出力は第２
の論理回路４０６の入力に接続される。第２の論理回路
４０６のクロック入力は移動平均フィルタ回路の制御入
力４０４に接続される。第２の論理回路４０６の出力は
アップダウンカウンタ４０７の入力に接続され、このア
ップダウンカウンタ４０７の出力が移動平均フィルタ回
路の出力４０８となる。
制御端子が発振器１０２の出力に接続された第１の移動
平均フィルタ回路１１０の入力に、第３のＥＸ−ＯＲ回
路１０７の出力はその制御端子が発振器１０２の出力に
接続された第２の移動平均フィルタ回路１１０の入力に
接続される。ここで、第１および第２の移動平均フィル
タ回路の回路構成は同一であり、その回路図を図２とし
て示す。第１の実施例で用いた移動平均フィルタ回路は
図２に示されるように、２Ｐ段（ここでＰは正の整数）
のシフトレジスタ４０５、第２の論理回路４０６および
アップダウンカウンタ４０７とから構成される。移動平
均フィルタ回路の入力４０１はシフトレジスタ４０５の
第１段目Ａの入力に接続される。シフトレジスタ４０５
のクロック入力は移動平均フィルタ回路の制御入力４０
４を介して発振器１０２に接続される。シフトレジスタ
４０５の第１段目Ａの出力および第２Ｐ段の出力は第２
の論理回路４０６の入力に接続される。第２の論理回路
４０６のクロック入力は移動平均フィルタ回路の制御入
力４０４に接続される。第２の論理回路４０６の出力は
アップダウンカウンタ４０７の入力に接続され、このア
ップダウンカウンタ４０７の出力が移動平均フィルタ回
路の出力４０８となる。
【０００８】さて、図１に戻って瞬時位相検出回路１０
５の説明を続ける。第１および第２の移動平均フィルタ
回路１１０、１１１の出力は第１の論理回路１１２の２
つの入力にそれぞれ接続される。そして、この第１の論
理回路１１２の出力が瞬時位相検出回路１０５の出力と
なる。瞬時位相検出回路１０５の出力は第２の遅延回路
１１３の入力および位相差分計算回路１１４の入力に接
続される。なお、第２の遅延回路１１３のクロック入力
は発振器１１２に接続される。位相差分計算回路１１４
の出力はクロック再生回路１１６の入力に接続されると
共に、データ再生回路１１５の入力にも接続される。ク
ロック再生回路１１６のクロック入力は発振器１１２に
接続され、データ再生回路１１５のクロック入力はクロ
ック再生回路１１６の出力に接続される。データ再生回
路１１５の出力およびクロック再生回路１１６の出力が
それぞれ第１の実施例の遅延検波回路の再生データ出力
端子１１７および再生クロック出力端子１１８に接続さ
れる。
５の説明を続ける。第１および第２の移動平均フィルタ
回路１１０、１１１の出力は第１の論理回路１１２の２
つの入力にそれぞれ接続される。そして、この第１の論
理回路１１２の出力が瞬時位相検出回路１０５の出力と
なる。瞬時位相検出回路１０５の出力は第２の遅延回路
１１３の入力および位相差分計算回路１１４の入力に接
続される。なお、第２の遅延回路１１３のクロック入力
は発振器１１２に接続される。位相差分計算回路１１４
の出力はクロック再生回路１１６の入力に接続されると
共に、データ再生回路１１５の入力にも接続される。ク
ロック再生回路１１６のクロック入力は発振器１１２に
接続され、データ再生回路１１５のクロック入力はクロ
ック再生回路１１６の出力に接続される。データ再生回
路１１５の出力およびクロック再生回路１１６の出力が
それぞれ第１の実施例の遅延検波回路の再生データ出力
端子１１７および再生クロック出力端子１１８に接続さ
れる。
【０００９】次に第１の実施例の遅延検波回路の動作に
ついて説明する。１／ｎ分周器１０３はクロック信号を
ｎ分周するため、その出力からは周波数ｆ２／ｎである
クロック信号が出力される。第１のＥＸ−ＯＲ回路１０
４には周波数ｆ２／ｎのクロック信号と周波数ｆ１の変
調波信号が入力されるため、その出力からは周波数ｆ３
＝ｆ１−ｆ２／ｎである変調波信号が出力される。この
様に１／ｎ分周器１０３および第１のＥＸ−ＯＲ回路１
０４は、変調波信号の周波数を変換するミキサーの働き
をする。１／ｍ分周器１０８はクロック信号をｍ分周す
るため、その出力からは周波数ｆ２／ｍであるクロック
信号が出力される。π／２移相器１０９は周波数ｆ２／
ｍであるクロック信号を９０°だけ（π／２だけ）位相
をずらしたクロック信号が出力される。従って、第２の
ＥＸ−ＯＲ回路１０６は周波数ｆ３＝ｆ１−ｆ２／ｎで
ある変調波信号と周波数ｆ２／ｍであるクロック信号と
が入力され、第３のＥＸ−ＯＲ回路１０７には周波数ｆ
３＝ｆ１−ｆ２／ｎである変調波信号と周波数ｆ２／ｍ
であり９０°だけ位相をずれたクロック信号とが入力さ
れる。これら第２および第３のＥＸ−ＯＲ回路１０６、
１０７の出力変調波信号の周波数はｆ４＝ｆ１ーｆ２／
ｎーｆ２／ｍとなる。
ついて説明する。１／ｎ分周器１０３はクロック信号を
ｎ分周するため、その出力からは周波数ｆ２／ｎである
クロック信号が出力される。第１のＥＸ−ＯＲ回路１０
４には周波数ｆ２／ｎのクロック信号と周波数ｆ１の変
調波信号が入力されるため、その出力からは周波数ｆ３
＝ｆ１−ｆ２／ｎである変調波信号が出力される。この
様に１／ｎ分周器１０３および第１のＥＸ−ＯＲ回路１
０４は、変調波信号の周波数を変換するミキサーの働き
をする。１／ｍ分周器１０８はクロック信号をｍ分周す
るため、その出力からは周波数ｆ２／ｍであるクロック
信号が出力される。π／２移相器１０９は周波数ｆ２／
ｍであるクロック信号を９０°だけ（π／２だけ）位相
をずらしたクロック信号が出力される。従って、第２の
ＥＸ−ＯＲ回路１０６は周波数ｆ３＝ｆ１−ｆ２／ｎで
ある変調波信号と周波数ｆ２／ｍであるクロック信号と
が入力され、第３のＥＸ−ＯＲ回路１０７には周波数ｆ
３＝ｆ１−ｆ２／ｎである変調波信号と周波数ｆ２／ｍ
であり９０°だけ位相をずれたクロック信号とが入力さ
れる。これら第２および第３のＥＸ−ＯＲ回路１０６、
１０７の出力変調波信号の周波数はｆ４＝ｆ１ーｆ２／
ｎーｆ２／ｍとなる。
【００１０】ここで、周波数ｆ１、ｆ２と分周数ｎ、ｍ
とのあいだには次の関係がある。 ｆ２／ｍ＝ｆ１ーｆ２／ｎ ・・・（１） 上記の式をｆ４に代入するとｆ４＝０となり、第２およ
び第３のＥＸ−ＯＲ回路１０６、１０７から出力される
信号は変調波信号の変調波周波数をベースバンド（基底
帯域）に落としたベースバンド変調波情報信号となる。
このベースバンド変調波情報信号は図２に示す移動平均
フィルタ回路の入力４０１を介してシフトレジスタ４０
５の第１段目Ａの入力に与えられる。シフトレジスタ４
０５ではそのクロック入力に入力されたサンプリングク
ロック信号にしたがってベースバンド変調波情報信号を
データとしてサンプリングし第１段目Ａに読み込む。そ
してシフトレジスタ４０５はサンプリングクロック信号
が１サイクル進む毎に読み込んだデータを右側へシフト
し、第１段目Ａに読み込まれたデータは２Ｐー１個のサ
ンプリングクロックによって２Ｐ段目Ｂまでシフトされ
る。第１の論理回路４０６は表１のような動作をする。
すなわち第１の論理回路４０６はシフトレジスタ４０５
の第１段目Ａに読み込まれたデータと２Ｐ段目Ｂに読み
込まれたデータとによって、サンプリングクロックに同
期してアップカウント信号、ダウンカウント信号および
いずれの信号も出力しないという動作を行う。アップダ
ウンカウンタ４０７では第１の論理回路４０６からの信
号がアップカウント信号の場合は１だけカウントアップ
し、ダウンカウント信号の場合は１だけカウントダウン
する。
とのあいだには次の関係がある。 ｆ２／ｍ＝ｆ１ーｆ２／ｎ ・・・（１） 上記の式をｆ４に代入するとｆ４＝０となり、第２およ
び第３のＥＸ−ＯＲ回路１０６、１０７から出力される
信号は変調波信号の変調波周波数をベースバンド（基底
帯域）に落としたベースバンド変調波情報信号となる。
このベースバンド変調波情報信号は図２に示す移動平均
フィルタ回路の入力４０１を介してシフトレジスタ４０
５の第１段目Ａの入力に与えられる。シフトレジスタ４
０５ではそのクロック入力に入力されたサンプリングク
ロック信号にしたがってベースバンド変調波情報信号を
データとしてサンプリングし第１段目Ａに読み込む。そ
してシフトレジスタ４０５はサンプリングクロック信号
が１サイクル進む毎に読み込んだデータを右側へシフト
し、第１段目Ａに読み込まれたデータは２Ｐー１個のサ
ンプリングクロックによって２Ｐ段目Ｂまでシフトされ
る。第１の論理回路４０６は表１のような動作をする。
すなわち第１の論理回路４０６はシフトレジスタ４０５
の第１段目Ａに読み込まれたデータと２Ｐ段目Ｂに読み
込まれたデータとによって、サンプリングクロックに同
期してアップカウント信号、ダウンカウント信号および
いずれの信号も出力しないという動作を行う。アップダ
ウンカウンタ４０７では第１の論理回路４０６からの信
号がアップカウント信号の場合は１だけカウントアップ
し、ダウンカウント信号の場合は１だけカウントダウン
する。
【００１１】
【表１】 アップダウンカウンタ４０７の出力、すなわち移動平均
フィルタの出力は、互いに９０°だけ位相をずらしたク
ロック信号と変調波信号との排他的論理和をとった信号
から生成されているため、これらは変調波の位相差成分
の一定時間での平均値およびその位相差のずれ方向の情
報をディジタル的に現した信号である。第１の論理回路
１１２では位相差成分の一定時間での平均値およびその
位相差のずれ方向のディジタル情報を組み合わせてひと
つの変調波の変調ディジタル情報として出力する。第１
の論理回路１１２の出力は、第２の遅延回路１１３と位
相差分計算回路１１４に入力される。第２の遅延回路１
１３では発振器１１２で生成された基準クロック信号を
もとに第１の論理回路１１２の出力をシンボルレート分
（この実施例ではデータ速度の１／２倍）だけ遅延させ
て位相差分計算回路１１４に入力する。位相差分計算回
路１１４では、第１の論理回路１１２の出力と第２の遅
延回路１１３の出力との差をとることにより遅延検波が
行なわれる。この遅延検波出力である位相差分計算回路
１１４の出力はデータ再生回路１１５およびクロック再
生回路１１６に入力される。クロック再生回路１１６で
は発振器１１２で生成された基準クロック信号をもとに
遅延検波出力からデータクロック信号を再生する。この
再生されたデータクロック信号は再生クロック出力端子
１１８から出力されると共にデータ再生回路１１５にも
入力される。データ再生回路１１５では遅延検波出力お
よびクロック再生回路１１６で生成された再生クロック
出力信号をもとにデータを再生し、データ再生出力端子
１１７から出力する。
フィルタの出力は、互いに９０°だけ位相をずらしたク
ロック信号と変調波信号との排他的論理和をとった信号
から生成されているため、これらは変調波の位相差成分
の一定時間での平均値およびその位相差のずれ方向の情
報をディジタル的に現した信号である。第１の論理回路
１１２では位相差成分の一定時間での平均値およびその
位相差のずれ方向のディジタル情報を組み合わせてひと
つの変調波の変調ディジタル情報として出力する。第１
の論理回路１１２の出力は、第２の遅延回路１１３と位
相差分計算回路１１４に入力される。第２の遅延回路１
１３では発振器１１２で生成された基準クロック信号を
もとに第１の論理回路１１２の出力をシンボルレート分
（この実施例ではデータ速度の１／２倍）だけ遅延させ
て位相差分計算回路１１４に入力する。位相差分計算回
路１１４では、第１の論理回路１１２の出力と第２の遅
延回路１１３の出力との差をとることにより遅延検波が
行なわれる。この遅延検波出力である位相差分計算回路
１１４の出力はデータ再生回路１１５およびクロック再
生回路１１６に入力される。クロック再生回路１１６で
は発振器１１２で生成された基準クロック信号をもとに
遅延検波出力からデータクロック信号を再生する。この
再生されたデータクロック信号は再生クロック出力端子
１１８から出力されると共にデータ再生回路１１５にも
入力される。データ再生回路１１５では遅延検波出力お
よびクロック再生回路１１６で生成された再生クロック
出力信号をもとにデータを再生し、データ再生出力端子
１１７から出力する。
【００１２】以上詳細に説明したように、第１の実施例
の遅延検波出力回路によれば、第１周波数変換回路を用
いて入力される変調周波数をディジタル瞬時位相検出可
能な周波数帯に落とし、かつ、この第１周波数変換回路
とディジタル瞬時位相検出回路とを同一の発振器からの
クロックを用いた事により、変調波入力周波数が比較的
高い場合でも遅延検波出力回路をアナログ回路を用いず
に構成することができる。さらに、従来必要とされてい
た、アナログ低減炉波器およびアナログ／ディジタルコ
ンバータ等を用いず全てをディジタル回路のみで遅延検
波出力回路を構成できるため、ＬＳＩ化に極めて適して
いる。なお、第１の実施例では第２の遅延回路１１３と
クロック再生回路１１６は発振器１０２で生成された周
波数ｆ２の基準クロック信号で動作させた。例としてデ
ータクロックの周波数（データ速度）が３８４ｋＨｚで
入力される変調波信号の周波数ｆ１＝１０．８ＭＨｚの
場合を考えてみる。瞬時位相検出回路１０５に入力され
る信号の周波数ｆ２は１．２ＭＨｚ程度が好ましいの
で、これらを考慮するとｆ２＝Ｎ（＝５０）×３８４ｋ
Ｈｚ＝１９．２ＭＨｚ、ｍ＝１６、ｎ＝２で（１）式す
なわちｆ２／ｍ＝ｆ１ーｆ２／ｎを満たす事ができる。
ところが、入力される変調波周波数ｆ１＝１０．７ＭＨ
ｚの場合には、ｍ＝１６、ｎ＝２で（１）式を満たす為
には，瞬時位相検出回路１０５に入力される信号の周波
数ｆ２＝１９．０２２２ＭＨｚとなり、データ速度（３
８４ｋＨｚ）の整数倍とはならない。データ速度の整数
倍にｆ２がならないと、第２の遅延回路１１３での遅延
がシンボルレート分（データ速度の１／２倍）であるた
め基準クロック信号が使えず、クロック再生回路１１６
でのクロック抽出も難しくなり、瞬時位相検出回路以後
の処理が難しくなる。
の遅延検波出力回路によれば、第１周波数変換回路を用
いて入力される変調周波数をディジタル瞬時位相検出可
能な周波数帯に落とし、かつ、この第１周波数変換回路
とディジタル瞬時位相検出回路とを同一の発振器からの
クロックを用いた事により、変調波入力周波数が比較的
高い場合でも遅延検波出力回路をアナログ回路を用いず
に構成することができる。さらに、従来必要とされてい
た、アナログ低減炉波器およびアナログ／ディジタルコ
ンバータ等を用いず全てをディジタル回路のみで遅延検
波出力回路を構成できるため、ＬＳＩ化に極めて適して
いる。なお、第１の実施例では第２の遅延回路１１３と
クロック再生回路１１６は発振器１０２で生成された周
波数ｆ２の基準クロック信号で動作させた。例としてデ
ータクロックの周波数（データ速度）が３８４ｋＨｚで
入力される変調波信号の周波数ｆ１＝１０．８ＭＨｚの
場合を考えてみる。瞬時位相検出回路１０５に入力され
る信号の周波数ｆ２は１．２ＭＨｚ程度が好ましいの
で、これらを考慮するとｆ２＝Ｎ（＝５０）×３８４ｋ
Ｈｚ＝１９．２ＭＨｚ、ｍ＝１６、ｎ＝２で（１）式す
なわちｆ２／ｍ＝ｆ１ーｆ２／ｎを満たす事ができる。
ところが、入力される変調波周波数ｆ１＝１０．７ＭＨ
ｚの場合には、ｍ＝１６、ｎ＝２で（１）式を満たす為
には，瞬時位相検出回路１０５に入力される信号の周波
数ｆ２＝１９．０２２２ＭＨｚとなり、データ速度（３
８４ｋＨｚ）の整数倍とはならない。データ速度の整数
倍にｆ２がならないと、第２の遅延回路１１３での遅延
がシンボルレート分（データ速度の１／２倍）であるた
め基準クロック信号が使えず、クロック再生回路１１６
でのクロック抽出も難しくなり、瞬時位相検出回路以後
の処理が難しくなる。
【００１３】ここでこの問題点を解決することができる
第２の実施例の遅延検波出力回路を図３に示す。なお、
図３においては図１と同一部分には同一符号を付してそ
の説明を省略する。１０．７ＭＨｚの変調波入力信号を
考えると前述したように第１の実施例の発振器１０２に
相当する第１の発振器２０２の出力する第１のクロック
信号の周波数ｆ２’は１９．０２２２ＭＨｚとなり、デ
ータクロック（３８４ｋＨｚ）の整数倍とはならない。
よって第２の実施例では第２の発振器２１９を設け、こ
れを例えばｆ５＝１９．２ＭＨｚ（Ｎ＝５０）の周波数
の第２のクロック信号を出力するものとする。第１の発
振器２０２の出力は１／ｎ分周器１０３、１／ｍ分周器
１０８にのみ接続される。一方、第２の発振器２１９の
出力は第２の遅延回路１１３、クロック再生回路１１６
に接続される。さらに、第２の実施例の遅延検波出力回
路では瞬時位相検出回路１０５の出力と第２の遅延回路
１１３および位相差分計算回路１１４との間にサンプリ
ング回路２２０が設けられている。このサンプリング回
路２２０は、第２の発振器２１９の出力する第２のクロ
ック信号をｋ分周する１／ｋ分周回路２２１の出力によ
って制御される。
第２の実施例の遅延検波出力回路を図３に示す。なお、
図３においては図１と同一部分には同一符号を付してそ
の説明を省略する。１０．７ＭＨｚの変調波入力信号を
考えると前述したように第１の実施例の発振器１０２に
相当する第１の発振器２０２の出力する第１のクロック
信号の周波数ｆ２’は１９．０２２２ＭＨｚとなり、デ
ータクロック（３８４ｋＨｚ）の整数倍とはならない。
よって第２の実施例では第２の発振器２１９を設け、こ
れを例えばｆ５＝１９．２ＭＨｚ（Ｎ＝５０）の周波数
の第２のクロック信号を出力するものとする。第１の発
振器２０２の出力は１／ｎ分周器１０３、１／ｍ分周器
１０８にのみ接続される。一方、第２の発振器２１９の
出力は第２の遅延回路１１３、クロック再生回路１１６
に接続される。さらに、第２の実施例の遅延検波出力回
路では瞬時位相検出回路１０５の出力と第２の遅延回路
１１３および位相差分計算回路１１４との間にサンプリ
ング回路２２０が設けられている。このサンプリング回
路２２０は、第２の発振器２１９の出力する第２のクロ
ック信号をｋ分周する１／ｋ分周回路２２１の出力によ
って制御される。
【００１４】次に、第２の実施例の遅延検波出力回路の
動作について説明する。瞬時位相検出回路１０５の出力
までは第１の実施例の遅延検波出力回路の動作と同様で
あるため説明を省略し、サンプリング回路２２０の動作
を中心に説明する。瞬時位相検出回路１０５の出力は周
波数ｆ２’の第１クロック信号を基準として生成されて
いたが、それ以後の処理は周波数ｆ３の第２クロック信
号を基準として動作しており、非同期となってしまう。
そこで第２クロック信号を１／ｋ分周回路２２１でｋ分
周させた信号によってサンプリング回路２２０を動作さ
せる。このサンプリング回路２２０によって瞬時位相検
出回路１０５の出力は第１のクロック信号とは非同期で
かつ第２のクロック信号と同期したタイミングでサンプ
リングが行われる。この後の動作については第１の実施
例と同様なため、その説明は省略する。ここで、瞬時位
相検出回路１０５の出力は移動平均回路により高周波成
分は除去されており、出力サンプリングレートに対して
データ存在周波数帯域は非常に小さい。したがって、サ
ンプリング回路２２０によって非同期でサンプリングし
ても折り返し現象によるデータ品質劣化はほとんど無
い。
動作について説明する。瞬時位相検出回路１０５の出力
までは第１の実施例の遅延検波出力回路の動作と同様で
あるため説明を省略し、サンプリング回路２２０の動作
を中心に説明する。瞬時位相検出回路１０５の出力は周
波数ｆ２’の第１クロック信号を基準として生成されて
いたが、それ以後の処理は周波数ｆ３の第２クロック信
号を基準として動作しており、非同期となってしまう。
そこで第２クロック信号を１／ｋ分周回路２２１でｋ分
周させた信号によってサンプリング回路２２０を動作さ
せる。このサンプリング回路２２０によって瞬時位相検
出回路１０５の出力は第１のクロック信号とは非同期で
かつ第２のクロック信号と同期したタイミングでサンプ
リングが行われる。この後の動作については第１の実施
例と同様なため、その説明は省略する。ここで、瞬時位
相検出回路１０５の出力は移動平均回路により高周波成
分は除去されており、出力サンプリングレートに対して
データ存在周波数帯域は非常に小さい。したがって、サ
ンプリング回路２２０によって非同期でサンプリングし
ても折り返し現象によるデータ品質劣化はほとんど無
い。
【００１５】このようにこの発明の第２の実施例の遅延
検波出力回路によれば、第１の実施例の効果に加えて、
入力される変調波信号の周波数がデータ速度の整数倍で
なくてもデータクロック信号およびデータ出力を容易に
再生することが可能である。この発明は上述した実施例
に限られず種々の変形が可能である。例えば、上述の実
施例では移動平均フィルタ回路として図２に示すものを
用いたが、これに代えて図７に示すような他の移動平均
フィルタ回路を用いることができる。図７は他の移動平
均フィルタ回路を示す回路図であり、図２に示す移動平
均フィルタ回路に論理回路４０９および４１０を加えた
ものである。論理回路４０９はアップダウンカウンタ４
０７の値すべてが１であるとき第１の信号を、アップダ
ウンカウンタ４０７の値すべてが０であるとき第２の信
号を出力する。論理回路４１０では論理回路４０９から
第１の信号が出力されたとき、論理回路４０６のアップ
カウント信号をアップダウンカウンタ４０７へ出力する
のを中止し、論理回路４０９から第２の信号が出力され
たとき、論理回路４０６のダウンカウント信号をアップ
ダウンカウンタ４０７へ出力するのを中止する。このよ
うな構成により、雑音などにより移動平均フィルタ回路
が誤った値を出力するのを防止する。
検波出力回路によれば、第１の実施例の効果に加えて、
入力される変調波信号の周波数がデータ速度の整数倍で
なくてもデータクロック信号およびデータ出力を容易に
再生することが可能である。この発明は上述した実施例
に限られず種々の変形が可能である。例えば、上述の実
施例では移動平均フィルタ回路として図２に示すものを
用いたが、これに代えて図７に示すような他の移動平均
フィルタ回路を用いることができる。図７は他の移動平
均フィルタ回路を示す回路図であり、図２に示す移動平
均フィルタ回路に論理回路４０９および４１０を加えた
ものである。論理回路４０９はアップダウンカウンタ４
０７の値すべてが１であるとき第１の信号を、アップダ
ウンカウンタ４０７の値すべてが０であるとき第２の信
号を出力する。論理回路４１０では論理回路４０９から
第１の信号が出力されたとき、論理回路４０６のアップ
カウント信号をアップダウンカウンタ４０７へ出力する
のを中止し、論理回路４０９から第２の信号が出力され
たとき、論理回路４０６のダウンカウント信号をアップ
ダウンカウンタ４０７へ出力するのを中止する。このよ
うな構成により、雑音などにより移動平均フィルタ回路
が誤った値を出力するのを防止する。
【００１６】
【発明の効果】以上詳細に説明したようにこの発明によ
れば、第１周波数変換回路を用いて入力される変調周波
数をディジタル瞬時位相検出可能な周波数帯に落とし、
かつ、この第１周波数変換回路とディジタル瞬時位相検
出回路とを同一の発振器からのクロックを用いた事によ
り、変調波入力周波数が比較的高い場合でも遅延検波出
力回路をアナログ回路を用いずに構成することができ
る。さらに従来必要とされていた、アナログ低減炉波器
およびアナログ／ディジタルコンバータ等を用いず全て
をディジタル回路のみで遅延検波出力回路を構成できる
ため、ＬＳＩ化に極めて適している。
れば、第１周波数変換回路を用いて入力される変調周波
数をディジタル瞬時位相検出可能な周波数帯に落とし、
かつ、この第１周波数変換回路とディジタル瞬時位相検
出回路とを同一の発振器からのクロックを用いた事によ
り、変調波入力周波数が比較的高い場合でも遅延検波出
力回路をアナログ回路を用いずに構成することができ
る。さらに従来必要とされていた、アナログ低減炉波器
およびアナログ／ディジタルコンバータ等を用いず全て
をディジタル回路のみで遅延検波出力回路を構成できる
ため、ＬＳＩ化に極めて適している。
【図１】第１の実施例の遅延検波出力回路の回路図
【図２】第１の実施例の移動平均フィルタ回路の回路図
【図３】第２の実施例の遅延検波出力回路の回路図
【図４】他の移動平均フィルタ回路の回路図
１０１ 変調波入力端子 １０２ 発振器 １０３ １／ｎ分周器 １０４ 第１のＥＸーＯＲ回路 １０５ 瞬時位相検出回路 １０６ 第２のＥＸーＯＲ回路 １０７ 第３のＥＸーＯＲ回路 １０８ １／ｍ分周器 １０９ π／２移相器 １１２ 第１の論理回路 １１０、１１１ 移動平均フィルタ回路 １１３ 第２の遅延回路 １１４ 位相差分計算回路 １１５ データ再生回路 １１６ クロック再生回路 １１７ 再生データ出力端子 １１８ 再生クロック出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 精三 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 占部 健三 東京都港区虎ノ門二丁目３番13号 国際電 気株式会社内
Claims (8)
- 【請求項１】 変調波信号が入力される変調波入力端子
と、 基準クロック信号が入力される基準クロック入力端子
と、 前記変調波信号と基準クロック信号とが入力され、前記
基準クロック信号に基づいて前記変調波信号の周波数を
変換する第１周波数変換回路と、 前記周波数が変換された変調波信号を受け取り、前記変
調波信号の変調情報をディジタル的に出力する瞬時位相
検出回路で、前記基準クロック信号に基づいて生成され
た互いにπ／２だけ位相がずれた同一周波数の第１およ
び第２のクロック信号を基に前記変調波信号の周波数を
ベースバンドに落とした第１および第２の変調波情報信
号を出力する第２周波数変換回路と、この第１および第
２の変調波情報信号をそれぞれ受け取り、これらの信号
の持つ情報の平均値を出力する第１および第２の移動平
均フィルタ回路と、これら第１および第２の移動平均フ
ィルタ回路の出力から変調波信号の変調情報をディジタ
ル的に出力する論理回路とを有する瞬時位相検出回路
と、 この瞬時位相検出回路から出力された変調波信号の変調
情報のディジタル信号と、このディジタル信号をデータ
クロック信号の周波数に基づき所定時間遅延させた遅延
信号とから前記変調波信号の位相差分を計算する位相差
分計算回路とを有する遅延検波回路。 - 【請求項２】 請求項１の遅延検波回路においてさらに
前記位相差分計算回路の出力からデータクロック信号の
周波数に基づきデータクロック信号を再生するクロック
再生回路と、 前記位相差分計算回路の出力と再生されたデータクロッ
ク信号とからデータを再生するデータ再生回路とを有す
る遅延検波回路。 - 【請求項３】 前記第１の周波数変換回路は、 入力が前記基準クロック入力端子に接続される１／ｎ分
周回路（ここでｎは正の整数）と、 第１の入力が前記変調波入力端子に接続され、第２の入
力が前記１／ｎ分周回路の出力に接続された排他的論理
和回路とを有する請求項１記載の遅延検波回路。 - 【請求項４】 前記第２の周波数変換回路は、 入力が前記基準クロック入力端子に接続される１／ｍ分
周回路（ここでｍは正の整数）と、 第１の入力が前記第１周波数変換回路の出力に接続さ
れ、第２の入力が前記１／ｍ分周回路の出力に接続され
た第１の排他的論理和回路と、 入力が前記１／ｍ分周回路の出力に接続され前記１／ｍ
分周回路の出力信号をπ／２だけ位相をずらすπ／２位
相回路と、 第１の入力が前記第１周波数変換回路の出力に接続さ
れ、第２の入力が前記π／２位相回路の出力に接続され
た第２の排他的論理和回路とを有する請求項１記載の遅
延検波回路。 - 【請求項５】 前記第１および第２の移動平均フィルタ
回路のそれぞれは、 入力信号を前記基準クロック信号に同期して入力し、そ
の１段目のデータと、その最終段目のデータとを出力す
るシフトレジスタと、 このシフトレジスタの１段目のデータと最終段目のデー
タとが異なった値のときはアップカウント信号またはダ
ウンカウント信号を出力し、これらそれぞれのデータが
一致したときはいずれの信号も出力しない論理回路と、 前記アップカウント信号またはダウンカウント信号に基
づきカウント動作を行うアップダウンカウンタとを有す
る請求項１記載の遅延検波回路。 - 【請求項６】 前記位相差分計算回路およびクロック再
生回路は前記基準クロック信号に基づいて制御される請
求項１記載の遅延検波回路。 - 【請求項７】 前記位相差分計算回路およびクロック再
生回路は前記基準クロック信号とは異なる前記データ信
号のｋ倍もしくは１／ｋ倍（ここでｋは正の整数）の周
波数の第２基準クロック信号に基づいて制御される請求
項１記載の遅延検波回路。 - 【請求項８】 前記瞬時位相検出回路の出力信号は前記
第２基準クロック信号に基づいて動作するサンプリング
回路を介して出力される請求項７記載の遅延検波回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221343A JP3065859B2 (ja) | 1993-09-06 | 1993-09-06 | 遅延検波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221343A JP3065859B2 (ja) | 1993-09-06 | 1993-09-06 | 遅延検波回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0779269A true JPH0779269A (ja) | 1995-03-20 |
| JP3065859B2 JP3065859B2 (ja) | 2000-07-17 |
Family
ID=16765321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5221343A Expired - Fee Related JP3065859B2 (ja) | 1993-09-06 | 1993-09-06 | 遅延検波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3065859B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08317001A (ja) * | 1995-05-24 | 1996-11-29 | Nec Corp | ディジタル変復調回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568878B1 (ko) * | 2005-05-16 | 2006-04-10 | 선용재 | 장식장용 지지대와 그 조립방법 |
-
1993
- 1993-09-06 JP JP5221343A patent/JP3065859B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08317001A (ja) * | 1995-05-24 | 1996-11-29 | Nec Corp | ディジタル変復調回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3065859B2 (ja) | 2000-07-17 |
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