JPH04315342A - 遅延検波回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル通信での受
信装置に用いられる遅延検波回路に関する。

【０００２】

【従来の技術】ディジタル通信において位相変調された
信号を受信して復調する遅延検波は基準位相信号として
１タイムスロット前の受信信号を用いる検波方式であり
、同期検波と比較して回路が簡単になるという特徴があ
り広く用いられている。上記遅延検波回路として従来は
、リミタにより２値整形された受信ＩＦ信号の波形自身
を１シンボル遅延させて、もとの２値ＩＦ信号と比較す
ることにより、その位相差を判定して復調出力を得る回
路がある。図３は従来の遅延検波回路をＱＰＳＫ変調方
式の受信機に用いた場合の構成例図である。図において
、３１はリミタにより２値整形された受信ＩＦ信号をク
ロック（ＣＬＫ）でサンプリングしながら逐次波形を記
憶して１シンボル遅延信号ＩＦ’を出力する遅延回路で
あり、ＣＬＫに同期するＮ段シフトレジスタで構成する
ことができる。３２は９０°移相回路であり、１シンボ
ル遅延信号ＩＦ’を入力し、９０°位相を偏位させた１
シンボル遅延信号ＩＦ”を出力する。３３は第一の位相
差判定回路であり、受信ＩＦ信号と１シンボル遅延信号
ＩＦ’を入力して同相成分の位相比較を行って２入力の
位相差を求め、その値に対応する復調データＤＥＭ−Ｉ
を判定して出力する。３４は受信ＩＦ信号と１シンボル
遅延信号ＩＦ’の９０°移相信号ＩＦ”を入力して直交
成分の位相比較を行って２入力の位相差を求め、その値
に対応する復調データＤＥＭ−Ｑを判定して出力する第
二の位相差判定回路である。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来の回路では遅延回路３１に供給するサンプリングＣＬ
Ｋを受信ＩＦ信号の約１０倍以上の周波数で動作させな
ければならず、消費電力が増大する。またＩＦ信号を遅
延させるシフトレジスタの段数は、前記サンプリングＣ
ＬＫの周波数と受信ＩＦ信号の周波数との比をＭとし、
１シンボル時間長のＩＦのサイクル数をＮとすると、Ｍ
×Ｎ段必要となる。一例として、ＩＦ周波数を１０．７
ＭＨｚ　、シンボルレートを６４ｋｂｐｓ、Ｍを１０と
おくと、Ｎ＝（１０．７×１０６　）／（６４×１０３
　）≒１６７となる。従って、シフトレジスタの段数は
、Ｍ×Ｎ≒１６７０（段）となり、段数が著しく大きく
なるばかりでなく、サンプリングＣＬＫの周波数は１０
７ＭＨｚとなって実現が困難となる。本発明の目的は、
上記回路規模や消費電力の問題点を解決することにより
、低消費電力化を図った遅延検波回路を提供することに
ある。

【０００４】

【課題を解決するための手段】本発明の遅延検波回路は
、ディジタル通信における位相変調された信号を受信し
て復調データを得るために、前記受信信号が中間周波数
（ＩＦ）に変換され２値整形されたＩＦ信号を局部発振
器からの局発周波数ｆＬ　のサンプリングクロックに従
って該局発周波数ｆＬ　と前記ＩＦ信号周波数ｆＩＦと
の差の周波数の信号を出力するＤタイプフリップフロッ
プと、前記差の周波数のＫ倍（Ｋは自然数）のクロック
パルスの立上りまたは立下りで動作しＫ相の基準位相を
発生して出力するＫ段のリングカウンタと、前記Ｄタイ
プフリップフロップからの信号と前記Ｋ相の基準位相を
それぞれ比較して位相比較結果を出力する位相比較器と
、該位相比較結果から受信信号の搬送波の瞬時位相を検
出して位相情報φ１を出力するエンコーダと、該位相情
報φ１を一時保持するとともに前記差の周波数のＫ倍の
クロックに従って該位相情報φ１を出力するレジスタと
、前記位相情報φ１を１シンボル遅延させた１シンボル
遅延位相情報φ２を出力する遅延回路と、前記位相情報
φ１と前記１シンボル遅延位相情報φ２との位相差を求
めて該位相差に対応した前記復調データを出力する位相
差判定回路とを備えたことを特徴とするものである。

【０００５】

【実施例】図１は本発明の第１の実施例を示す回路ブロ
ック図である。図において、１はリミタにより２値整形
された受信ＩＦ信号を入力し、局発信号ｆＬをサンプリ
ングクロック（ＣＬＫ）として動作するＤタイプ・フリ
ップフロップ（Ｄ−Ｆ／Ｆ）であり、周波数コンバータ
として機能する。２はリングカウンタであり、多数の基
準位相信号を発生する。その段数は位相比較を行う基準
位相の数をＫとするとＫ段である。周波数が｜ｆＩＦ−
ｆＬ　｜×Ｋのクロックパルスの立上りまたは立下りで
動作する。３は外１（外２はｘ以上の最小の整数）個の
Ｄ−Ｆ／Ｆで構成された位相比較器であり、Ｄ−Ｆ／Ｆ
１からの入力と、リングカウンタ２からの外１個の基準
位相とそれぞれ比較して位相比較結果を出力する。４は
位相比較器３からの位相比較結果から搬送波（キャリア
）の瞬時位相を検出して位相情報φ１を出力するエンコ
ーダである。５は位相情報φ１をリングカウンタの動作
クロックに従って整形出力するレジスタである。６は遅
延回路であり、レジスタ５からの位相情報φ１を１シン
ボル長だけ遅延させた１シンボル遅延位相情報φ２を出
力する。７は位相情報φ１と１シンボル遅延位相情報φ
２とを入力し、２入力間の位相差を求めてその位相差に
対応した復調データを出力する位相差判定回路である。

【０００６】図２は本発明の第２の実施例を示す回路ブ
ロック図である。図において、２１はＤタイプ・フリッ
プフロップ、２３は位相比較器、２４はエンコーダ、２
５はレジスタ、２６は遅延回路、２７は位相差判定回路
であり、それぞれ図１のＤタイプ・フリップフロップ１
、位相比較器３、エンコーダ４、レジスタ５、遅延回路
６、位相判定回路７と同じものである。２２はデューテ
ィ５０％の矩形波ＣＬＫパルスの立上りおよび立下りで
動作するそれぞれ外１（外２はｘ以上の最小の整数）段
の２つのリングカウンタで構成されるリングカウンタで
ある。

【０００７】

【作用】図１の第１の実施例に基づく本発明の作用を次
に説明する。まず２値整形された受信ＩＦ信号はＤ−Ｆ
／Ｆ１に入力され、サンプリングクロックである局発信
号によって、シンボル速度の１０倍程度に周波数変換さ
れて出力される。局発信号の周波数をｆＬ　としＩＦ周
波数をｆＩＦとおくと、Ｄ−Ｆ／Ｆ１の出力周波数は｜
ｆＩＦ−ｆＬ　｜となる。次に、Ｄ−Ｆ／Ｆ１の出力は
位相比較器３に入力され、リングカウンタ２からの外１
個の基準位相と比較される。リングカウンタ２は｜ｆＩ
Ｆ−ｆＬ　｜×Ｋの周波数のクロックを入力し、これを
Ｋ分割してＫ相の基準位相を生成する。このＫ相の基準
位相は０〜２πの位相をＫ等分したものである。位相比
較器３の内部では、外１（外２はｘ以上の最小の整数）
個のＤ−Ｆ／ＦのそれぞれにＤ−Ｆ／Ｆ１の出力が入力
され、Ｋ相の基準位相のうち、０〜πの基準位相を示す
外１相の基準位相との比較を２回繰り返すことによって
、等価的にＫ相の基準位相との比較結果を出力している
。この位相比較結果は受信信号のキャリアの瞬時位相を
示している。 位相比較結果はエンコーダ４に入力され、エンコーダ４
は入力された結果から受信信号のキャリアの瞬時位相を
検出してＫ種類の位相情報φ１としてレジスタ５へ出力
する。レジスタ５から出力された位相情報φ１と、φ１
を遅延回路６で１シンボル遅延した１シンボル遅延位相
情報φ２とを位相差判定回路７に入力し、φ１とφ２と
を比較して、その位相変化量から位相判定情報が復調デ
ータとして出力される。ここで１シンボル遅延を行う遅
延回路６は、位相情報φ１のデータビット幅をもつシフ
トレジスタで実現することができ、シフトレジスタに供
給されるサンプリングクロックの伝送速度に対する比率
をＬとおくと、Ｌは１０程度以上でよく、また、必要と
なるシフトレジスタの段数もＬなので、受信ＩＦ信号周
波数のＭ（Ｍ≧１０）倍の周波数のサンプリングクロッ
クとＭ×Ｎ段のレジスタとを必要とする従来回路と比較
すると、かなり低い周波数で実現することができる。

【０００８】次に、図２の第２の実施例に基づく本発明
の作用を説明する。ここで、リングカウンタ２２の動作
を除いた他の全ての作用は前記図１の第１の実施例に基
づく本発明の作用に等しい。リングカウンタ２２は第１
の実施例におけるリングカウンタ２に入力されるクロッ
クの周波数｜ｆＩＦ−ｆＬ　｜×Ｋの１／２の周波数（
｜ｆＩＦ−ｆＬ　｜×Ｋ）／２をもつクロックを入力し
、このクロックパルス立上りで動作する外１段のリング
カウンタとクロックパルスの立下りで動作する外１段の
リングカウンタによって、Ｋ相の基準位相を生成する。 このことによって、リングカウンタ２２を動作させる基
準クロックの周波数は第１の実施例の場合の１／２とし
ても図１のリングカウンタ２と同様の出力が得られるの
で、より低消費電力化を図ることができる。ここで、本
発明の構成において必要となる遅延回路６又は２６のシ
フトレジスタの段数と、サンプリングクロックの周波数
について従来例と比較する。前記従来の例と同一の条件
（ｆＩＦ＝１０．７ＭＨｚ　、シンボルレート＝６４ｋ
ｂｐｓ）において、Ｌ＝１０とおくと、本発明によるシ
フトレジスタの段数は１０段、サンプリングクロック周
波数は６４０ｋＨｚ　となり、いずれも従来に比べて約
１６７分の１となる。

【０００９】

【発明の効果】以上詳細に説明したように、本発明を実
施することにより、従来回路に比較して低い周波数のク
ロックで駆動できるので、低消費電力化が図れる。また
、従来よりもシフトレジスタの段数が少ないので回路規
模が小さくなり実用上極めて大きな効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す構成例図である。

【図２】本発明の第２の実施例を示す構成例図である。

【図３】従来の遅延検波回路の一構成例図である。

【符号の説明】

１，２１　　Ｄタイプ・フリップフロップ２，２２　　
リングカウンタ ３，２３　　位相比較器 ４，２４　　エンコーダ ５，２５　　レジスタ ６，２６，３１　　遅延回路 ７，２７，３３，３４　　位相差判定回路３２　　９０
°移相回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　ディジタル通信における位相変調され
   た信号を受信して復調データを得るために、前記受信信
   号が中間周波数（ＩＦ）に変換され２値整形されたＩＦ
   信号を局部発振器からの局発周波数ｆＬ　のサンプリン
   グクロックに従って該局発周波数ｆＬ　と前記ＩＦ信号
   周波数ｆＩＦとの差の周波数の信号を出力するＤタイプ
   フリップフロップと、前記差の周波数のＫ倍（Ｋは自然
   数）のクロックパルスの立上りまたは立下りで動作しＫ
   相の基準位相を発生して出力するＫ段のリングカウンタ
   と、前記Ｄタイプフリップフロップからの信号と前記Ｋ
   相の基準位相をそれぞれ比較して位相比較結果を出力す
   る位相比較器と、該位相比較結果から受信信号の搬送波
   の瞬時位相を検出して位相情報φ１を出力するエンコー
   ダと、該位相情報φ１を一時保持するとともに前記差の
   周波数のＫ倍のクロックに従って該位相情報φ１を出力
   するレジスタと、前記位相情報φ１を１シンボル遅延さ
   せた１シンボル遅延位相情報φ２を出力する遅延回路と
   、前記位相情報φ１と前記１シンボル遅延位相情報φ２
   との位相差を求めて該位相差に対応した前記復調データ
   を出力する位相差判定回路とを備えた遅延検波回路。
2. 【請求項２】　　請求項１に記載した前記リングカウン
   タは、前記差の周波数のＫ／２倍（Ｋは自然数）の周波
   数でデユーティが５０％の矩形波パルスの立上りで動作
   し外１相（但し、外２はｘ以上の最小の整数）の基準位
   相を発生して出力する第１の外１段のリングカウンタと
   、該矩形波パルスの立下りで動作し外１相の基準位相を
   発生して出力する第２の外１段のリングカウンタとで構
   成されたことを特徴とする特許請求の範囲請求項１に記
   載した遅延検波回路。 【外１】 【外２】