JPH0779359B2

JPH0779359B2 - データ変換装置

Info

Publication number: JPH0779359B2
Application number: JP2235402A
Authority: JP
Inventors: 義明守山
Original assignee: Pioneer Corp
Current assignee: Pioneer Corp
Priority date: 1990-09-05
Filing date: 1990-09-05
Publication date: 1995-08-23
Anticipated expiration: 2010-08-23
Also published as: JPH04115751A

Description

【発明の詳細な説明】技術分野この発明は、データを記録媒体へ高密度記録したり帯域
制限された伝送系にて伝送する際に、データの変換を行
う装置に関するものである。

背景技術一般に、２進符号によって表されたデータを高密度で記
録媒体に記録したり伝送系に伝送するためには、記録あ
るいは伝送の前に高密度化に適した信号波形となるよう
にデータをRLL（Run Length Limited）符号変換する。
すなわち、変換後の信号波形において最小反転間隔（以
下T_minと記す。）が長く、最大反転間隔（以下T_maxと記
す。）が短くなるようにする。これは、T_minが長いと隣
接した反転の干渉が小さくなって高密度化が可能とな
り、T_maxが短いとクロックの自己同期が容易となるから
である。また、直流成分が伝送されない伝送系では信号
に直流成分が含まれると波形が歪むので、データの変換
によって直流成分が除去されることが望ましい。

これらの条件を満足するデータ変換方式として、特開昭
58−75353に開示されたものがある。以下この方式につ
いて説明する。

第１図（Ａ）に示すように入力データ系列を連続する２
ビット毎のブロックに分割する。そして、先頭のブロッ
クから順にブロックB₁,B₂,B₃,B₄…B₇と呼ぶことにする
とブロックB₄,B₅の如く隣接点前後のビットが共に１と
なっている互いに隣接する２つのブロック以外のブロッ
クにおける２ビットの２進符号は第１表に示す如き変換
表に従って順次３ビットの２進符号に変換し、ブロック
B₄,B₅の如く隣接点前後のビットが共に１となっている
隣接した２つのブロックの各々における２ビットの２進
符号は第２表に示す如き変換表に従って３ビットの２進
符号の２進符号に変換する。このように先頭のブロック
から順に変換して行くと、第１図（Ｂ）に示す如き符号
系列が得られ、隣接する１の間に存在する０の個数の最
少及び最大がそれぞれ１及び７となる。ここで、１を反
転に０を非反転にそれぞれ対応させると、となって自己同期が可能になる。但し、Ｔは変換前のビ
ット間隔である。

以上の如き変換の後、直流成分除去のためさらに第２の
変換を行う。すなわち、ｌブロック毎に３ビットの２進
符号を第３表に示す如き変換表に従って４ビットの２進
符号に変換して第１図（Ｃ）に示す如き符号系列を得
る。尚、第１図ではｌ＝６としている。第３表におい
て、３ビットの２進符号の１つの３ビットパターンに対
して２種類の４ビットパターンP₁,P₂が割り当てられて
いるものが３種類存在するが、これらは変換後の最終的
な信号波形の直流成分が少なくなるようにP₁,P₂の一方
に変換される。すなわち、信号波形の１のレベルには＋
1,0のレベルには−１を対応させて累積加算した値をDSV
（Digital Sum Value）と呼ぶが、このDSVの絶対値がよ
り小さくなるようにP₁,P₂の一方を選択する。例えば第
１図（Ｃ）のａ点でのDSVを０とするとｂ点でのDSVは−
１であるが、もし第１図（Ｃ）の第１ブロックが“101
0"に変換された場合はｂ点でのDSVは＋５となるので同
ブロックは“1000"に変換されているのである。また、
“0000",“0001",“1000"の３種類の４ビットパターン
はT_maxがより大きくない場合すなわち“0"が８個以上連続しない
場合のみ選択可能となる。第３表の変換をｌブロック毎
に行うとすると、第１乃至第３表による以上の如きデー
タ変換によりT_min,T_maxは次式のようになる。

このデータ変換方式では以上のようにして長いT_maxと短
いT_maxと直流成分の除去を実現しているが、ｌブロック
毎に第２の変換を行うので出力符号系列のデータレート
を均一にするための3l＋１ビット以上のバッファメモリ
が必要となり回路も複雑となる。また、４ビットパター
ンを選択する際にT_maxの制限を越えないようにする必要
があり、必ずしも常にDSVが小さくなるように選択でき
るとは限らない。そのためｌの値もあまり大きくでき
ず、結果として、直流成分除去のための第２の変換によ
る冗長度が大きくなる。

次に、特公平１−27510に開示された他の直流除去方式
について説明する。この方式では、入力２進データを所
望のT_min,T_maxが実現されるように符号変換ビット系列
に符号変換したのち、前記符号変換ビット系列をＮビッ
ト（Ｎは正数）ごとのブロックに分割し、連続する２ブ
ック間にＭビット（Ｍは正数）から成る冗長ビットを挿
入する。そして、T_minの制限を満足する範囲内で前記冗
長ビットの値によって直流成分が除去されるようにDSV
を制御するのである。このように、前述の方式で第２の
変換を行う代わりに、この方式では冗長ビットを挿入し
て直流除去を行うのであるが、冗長ビットによってT_min
の制限が破られないようにしつつDSVを制御する必要が
あるので、冗長ビット数Ｍが小さいと自由度が乏しく充
分なDSV制御が行えない。また、T_maxについては制限を
超えることに対して特に対策していないが、これも所定
範囲内に制限しようとすると自由度はさらに小さくな
る。したがって十分なDSV制御を行うにはＭをあまり小
さくできずＮもあまり大きくできない。そのため直流除
去のための冗長度が大きくなる。

発明の概要［発明の目的］そこで、本発明は所望のT_min,T_maxが実現できると共に
簡単な構成かつ少ない冗長度で直流成分の除去が可能な
データ変換装置を提供することを目的としている。

［発明の構成］本発明によるデータ変換装置は、２進符号によって表さ
れた入力データ系列における所定ビット間隔毎に所定ビ
ット数からなる直流制御ビットを挿入して冗長データ系
列を生成する冗長データ生成手段と、前記冗長データ系
列をRLL符号変換して出力データ系列を生成する符号変
換手段とを有し、前記直流制御ビット用に予め用意した
２つ以上のデータ値の各々について前記出力データ系列
における直流制御結果を求め、この直流制御結果に基づ
いて前記データ値のうちのいずれか１つを前記直流制御
ビットの値として決定する制御手段を有することを特徴
としている。

実施例以下、本発明の一実施例を図に基づいて説明する。第２
図は本発明によるデータ変換の一例を示しており、同図
（Ａ）に示すように入力データ系列の所定間隔（同図で
は126ビット）毎に所定ビット数（同図では２ビット）
の直流制御ビットを挿入して、冗長データ系列を得る。
その後、所望のT_min,T_maxが得られるように符号変換を
施すが、この実施例では第１表及び第２表による変換を
行うものとする。その結果、同図（Ｂ）の出力符号系列
が得られ、また、出力波形は同図（Ｃ）のようになる。
同図（Ａ）において各直流制御ビットは“00"か“11"の
２通りの値のうち、同図（Ｃ）の出力波形のDSVの絶対
値がより小さくなる方の値が選択されるものとする。す
なわち、例えば出力波形においてａ点でのDSVが＋１だ
として、次の直流制御ビットの値を“00"または“11"と
したときのｂ点でのDSVの値がそれぞれ−２または＋６
になるとすると、DSVの絶対値がより小さくなる“00"が
直流制御ビットの値として選択される。このようにして
DSVの制御が行われるが、選択された直流制御ビットが
挿入された同図（Ａ）の冗長データ系列に対して、符号
変換が施されて同図（Ｂ）の出力符号系列を得るため、
DSVの制御とは無関係に所望のT_min,T_maxが符号変換によ
って達成されることになる。第１表、第２表による変換
を用いた本実施例では、となる。但し、Ｔは冗長データ系列のビット間隔であ
る。

冗長データ系列を出力符号系列に変換する符号変換の方
式には、上記の方式に限らず、所望のT_min,T_maxに応じ
て任意のものを用いることができる。本実施例で用いた
第１表及び第２表による変換は、種々の符号変換方式の
中で特に本発明に適している。すなわち、直流制御ビッ
トとして“00"と“11"の一方の値が選択されるとする
と、“00"は第１表により“010"に変換され、“11"は第
１表または第２表により“101"または“000"に変換され
る。１は反転、０は非反転に対応するので、直流制御ビ
ットとして“00"が選択されると変換後において反転が
１回行われ、“11"が選択されると変換後において反転
が２回または零回となる。したがって“00"の場合と“1
1"の場合とでは出力波形の極性が直流制御ビットの後で
逆になり、DSVの増減の方向も互いに逆になるので、い
ずれか一方を選択することにより常にDSVの絶対値がよ
り小さくなるように制御することができるのである。
尚、第３図に示すように直流制御ビットの後に“11"が
連続している場合は、直流制御ビットが“00"のときと
“11"のときとでは第２表の変換のブロックの組み合わ
せが変わるので出力波形の位相が異なるが、DSVの増減
の方向が逆であるという関係は保たれるので、この場合
も同様にDSVの制御が可能である。

第４図は本発明によるデータ変換装置の一実施例を示す
ブロック図である。同図において、１は入力データ系列
をランダム化するランダム化回路、２と３はそれぞれ直
流制御ビットとして“00"と“11"とのいずれかをランダ
ム化された入力データ系列に挿入して冗長データ系列を
生成する冗長データ系列生成回路、４と５は共に冗長デ
ータ系列を第１表及び第２表に従って変換する変換回
路、６と７は共に変換後の冗長データ系列に同期信号を
挿入する同期信号挿入回路、８と９は共に192ビットの
遅延を施す遅延回路、10は遅延回路８あるいは遅延回路
９の一方を選択して出力する選択回路、11と12は共に変
換後の信号波形のDSVを直流制御ビットの先頭（例えば
第２図のａ点）から次の直流制御ビットの直前（例えば
第２図のｂ点）までを１区間として区間毎に求めるDSV
計算回路、13は選択回路10の選択を制御する選択制御回
路、14は出力符号系列の信号波形のDSVを求めるDSV計算
回路、15は各部にタイミング信号を供給するタイミング
信号発生回路である。

次に、このデータ変換装置の動作について説明する。

ランダム化回路１に入力された入力データ系列は、タイ
ミング信号発生回路15で同期信号に同期して発生された
ランダム系列ａと排他的論理和が取られ、ランダム化さ
れた入力データ系列となり、冗長データ系列生成回路２
と冗長データ系列生成回路３に入力される。

冗長データ系列再生回路２において、ランダム化された
入力データ系列は、タイミング信号発生回路15からの直
流制御ビット挿入パルスｂに同期して126ビット毎に直
流制御ビット“00"が挿入されて冗長データ系列となっ
て変換回路４に入力される。変換回路４では、入力され
た冗長データ系列をタイミング信号発生回路15からの変
換パルスｃによって、第１表及び第２表に従って変換し
て出力する。変換回路４の出力は同期信号挿入回路６に
入力されて、タイミング信号発生回路15からの同期信号
挿入パルスｄによって所定の同期信号が挿入される。同
期信号としては、例えば最大反転間隔が２回連続するよ
うな系列が用いられる。同期信号挿入回路６の出力は遅
延回路８とDSV計算回路11に入力され、遅延回路８はこ
れを192ビット遅延して選択回路10に出力する。DSV計算
回路11は、同期信号挿入回路６の出力波形において直流
制御ビットの先頭から次の直流制御ビットの直前までを
１区間として各区間の開始直前にタイミング信号発生回
路15からのリセットパルスｅによってリセットされ、各
区間毎のDSVを計算して選択制御回路13へ出力する。DSV
の値は、リセットパルスｅが供給されたときの信号波形
のレベルが０であるとし、以後同期信号挿入回路６から
１が出力される毎にレベルを反転して得られた信号波形
について、０のレベルに−1,1のレベルに＋１を割り当
てて累積加算して求める。入力データ系列は、冗長デー
タ系列生成回路３にも入力され、ここでは直流制御ビッ
ト“00"の代りに“11"が挿入され、そののち、変換回路
５、同期信号挿入回路７、遅延回路９、DSV計算回路12
において上記と同様に処理される。DSV計算回路14はタ
イミング信号発生回路15からの初期リセットパルスｇに
よって、出力符号系列の信号波形のレベルとDSVの初期
値が０にリセットされた後、出力符号列から１が出力さ
れる毎にレベルを反転して得られた信号波形について前
述と同様にDSVを求める。但し、DSV計算回路14では区間
毎にDSVのリセットは行わず、初期状態からの累積され
たDSV値を求める。出力符号系列から第２図ａ点の信号
が出力されて、DSV計算回路14がａ点でのDSV値と信号レ
ベルを選択制御回路13に出力しているとき、同期信号挿
入回路６と同期信号挿入回路７の出力は第２図ｂ点の信
号となって、DSV計算回路11とDSV計算回路12はａ点から
ｂ点までの区間のDSV値を選択制御回路13に出力してい
る。このときタイミング信号発生回路15から発生された
選択制御パルスｆによって選択制御回路13は、DSV計算
回路11とDSV計算回路12のそれぞれのDSV値の正負の符号
を、DSV計算回路14から入力された信号レベルが１のと
きは反転し０のときはそのままにする。これは、DSV計
算回路11とDSV計算回路12で計算されたDSV値は区間の開
始時点の信号レベルが０であるとして計算されたものな
ので、区間の開始時点の実際の信号レベルが１のとき
は、正負の符号を反転したものが実際のDSV値となるか
らである。さらに、このとき選択制御回路13は、こうし
て得られたそれぞれの実際のDSV値をDSV計算回路14の出
力のDSV値と加算し、加算結果の絶対値がより小さくな
る一方の系列が選択回路10から出力されるように選択回
路10を制御する。すなわち、DSV計算回路11の実際のDSV
値と加算した方がDSVの絶対値が小さい場合は同期信号
挿入回路６の出力が、DSV計算回路12の実際のDSV値と加
算した方がDSVの絶対値が小さい場合は同期信号挿入回
路７の出力が、選択回路10で選択されて出力されるよう
に制御信号が選択制御回路13から供給される。このよう
にして選択回路10の出力がａ点となった時点でｂ点まで
の次の１区間の出力符号系列が決定され、これが選択回
路10の出力となるように選択制御回路13からの制御信号
の値が決定されて１区間の期間中保持される。ｂ点以降
も同様に直流制御ビットの値と１区間毎の出力符号系列
が決定されて出力されて行く。

第５図は、この出力符号系列の一例を示している。直流
制御ビットを挿入する間隔を１区間として、同期信号は
同図のように複数区間毎に挿入してもよいし、あるいは
一区間毎に挿入してもよい。また、同期信号が直流成分
を含まない系列のときは、第４図において、同期信号挿
入回路６と同期信号挿入回路７を除去してスルーとし、
その代りに選択回路10の出力に同期信号挿入回路を挿入
し、その出力を出力符号系列とすると共にDSV計算回路1
4に供給するようにしてもよい。こうすると同期信号挿
入回路が１個で済むが、同期信号に含まれる１の数が奇
数個の場合は、同期信号が挿入されるとその後のDSVも
反転されるので、DSV計算回路11とDSV計算回路12におい
て同期信号の挿入される区間では同期信号後のDSV値を
反転して計算する必要がある。

第４図におけるランダム化回路１は、入力データ系列を
ランダム化して周波数成分を拡散するためのものであ
る。入力データ系列において直流成分を多く含む系列が
連続する場合、ランダム化しないとすると、各区間内で
DSVが累積されると共に直流制御ビットで反転されるこ
とにより、DSVの変化の波形が第６図のようになること
がある。この波形は１区間の長さをTsとすると、_Ｌ＝
1/（4Ts）の周波数成分を強く含んでおり、またDSVは信
号波形を積分したものであるので、信号波形も_Ｌの成
分を強く含むことになる。このとき、Tsが長いと_Ｌは
低い周波数となり、直流や低周波数成分が伝送されない
伝送系では波形が歪んだり、光ディスクのような記録再
生装置ではフォーカスやトラッキングのサーボ信号に悪
影響を及ぼすことがある。これらの事態を防止するた
め、入力データ系列に直流成分が多く含まれないように
データをランダム化するのである。Tsが短く_Ｌが比較
的高い周波数の場合や直流成分の多い系列が連続して入
力データ系列に現れることがない場合には、ランダム化
回路１は省略できる。ランダム系列ａにはＭ系列などを
用いることができ、例えば、タイミング信号発生回路15
内において同期信号に同期してランダム系列発生回路を
リセットし、同期信号の間隔の周期で常に一定の系列と
なるようにする。また出力符号系列中にランダム系列ａ
の先頭位置が特定できるような何らかの情報を挿入する
のであれば、ランダム系列ａのリセットを同期信号の間
隔の複数倍毎に行ってもよい。

なお、第４図の出力符号系列は、１が反転、０が非反転
の信号波形となるように、このあとさらにNRZI変調され
て記録あるいは伝送される。

データの再生あるいは受信においては、NRZI変調を復調
した後、検出された同期信号を基準にして直流制御ビッ
トの位置を知り、第１表及び第２表の逆の変換を行った
後、直流制御ビットを除去することによりデータ系列を
復元する。データ系列がランダム化されている場合に
は、同期信号あるいはあらかじめ挿入された位置情報に
よってランダム系列ａの先頭位置を知ってこれと同一の
系列を復元されたデータ系列に排他的論理加算すること
によりランダム化を解除する。

上記実施例では、冗長データ系列の符号変換に第１表及
び第２表により変換方式を用いたが、本発明においては
符号変換方式を限定するものではなく、他のいかなる符
号変換方式を用いてもよい。また、上記実施例では直流
制御ビットとして“00"と“11"のいずれか一方を選択す
るようにしたが、直流制御ビットとして取り得る他の値
も選択の対象として、これらの中からいずれか１つを選
択するようにしてもよい。すなわち上記実施例では直流
制御ビットが２ビットなので、“00",“11"の他に“1
0",“01"の値を取ることも可能であり、これらの４つの
値の１つを選択するようにしてもよい。また、直流制御
ビット数が増えればさらに多くの値の中から選択でき
る。但し、このように直流制御ビットとして取り得る値
の数を増やすと、選択の自由度が増えて直流成分の除去
がより効果的に行われるが、それぞれの値についてDSV
の値を評価して最終的な選択を行う必要があるので、回
路規模は大きくなる。

発明の効果以上のように本発明によれば、入力データ系列の所定間
隔毎に所定ビット数からなる直流制御ビットを挿入して
冗長データ系列を生成する際に、冗長データ系列をRLL
符号変換した出力符号系列の直流成分が除去されるよう
に直流制御ビットの値を決定し、決定された直流制御ビ
ットの挿入の後にRLL符号変換を行うようにしたので、
直流制御の自由度が大きくかつT_min,T_maxの制限の影響
なしに、簡単な構成かつ少ない冗長度で直流成分の除去
が可能となる。また、直流制御と独立に符号変換方式が
選べるので、従来のいかなる符号変換方式とも組み合わ
せが可能であり、所望のT_min,T_maxが実現できる。特
に、第１表及び第２表の符号変換方式を用いると、が得られると共に、直流制御ビットが“00"の場合と“1
1"の場合とでDSVの増減の方向が逆になるので効率的な
直流の除去が行える。

【図面の簡単な説明】

第１図は従来のデータ変換の一例を示す図、第２図及び
第３図は本発明によるデータ変換の例を示す図、第４図
は本発明によるデータ変換装置を示すブロック図、第５
図は第４図のデータ変換装置による出力符号系列の一例
を示す図、第６図はDSVの変化例を示すグラフである。

Claims

【特許請求の範囲】

【請求項１】２進符号によって表された入力データ系列
における所定ビット間隔毎に所定ビット数からなる直流
制御ビットを挿入して冗長データ系列を生成する冗長デ
ータ生成手段と、前記冗長データ系列をRLL符号変換し
て出力データ系列を生成する符号変換手段とを有し、前記直流制御ビット用に予め用意した２つ以上のデータ
値の各々について前記出力データ系列における直流制御
結果を求め、この直流制御結果に基づいて前記データ値
のうちのいずれか１つを前記直流制御ビットの値として
決定する制御手段を有することを特徴とするデータ変換
装置。
【請求項２】前記制御手段は、前記データ値の各々につ
いての前記符号変換手段の変換出力に基づいてDSVを算
出し、このDSVに基づいて前記冗長データ生成手段にお
いて挿入すべき直流制御ビットの値を決定することを特
徴とする請求項１記載のデータ変換装置。
【請求項３】前記入力データ系列は、ランダム化されて
いることを特徴とする請求項１または２記載のデータ変
換装置。
【請求項４】前記所定ビット間隔は、２ビットのブロッ
クデータを担い、前記ブロックデータは、互いに値の異
なる第1,第2,第3,及び第４情報を表示し、前記符号変換手段は、前記冗長データ系列における互い
に隣接する２つの前記ブロックデータの組み合わせが下
表（Ｂ）の入力データの内容のいずれかに該当すると
き、これら２つのブロックデータを該当した入力データ
の内容に対応して前記表（Ｂ）の変換データの内容が示
す２つの３ビットのブロックデータにそれぞれ変換し、
前記組み合わせが前記表（Ｂ）の入力データの内容のい
ずれにも該当しないとき、各ブロックデータを下表
（Ａ）の入力データの内容に対応して前記表（Ａ）の変
換データの内容が示す３ビットのブロックデータにそれ
ぞれ変換し、前記直流制御ビットは、少なくとも前記第１情報及び前
記第４情報の値を有することを特徴とする請求項1,2ま
たは３記載のデータ変換装置。
【請求項５】前記第１情報は“00"であり、前記第２情
報は“01"であり、前記第３情報は“10"であり、前記第
４情報は“11"であることを特徴とする請求項４記載の
データ変換装置。