JPS62283719A

JPS62283719A - Ｅｆｍ変調器

Info

Publication number: JPS62283719A
Application number: JP12698986A
Authority: JP
Inventors: Takashi Samejima; 隆鮫島
Original assignee: NEC Home Electronics Ltd; Nippon Electric Co Ltd
Current assignee: NEC Home Electronics Ltd; NEC Corp
Priority date: 1986-05-31
Filing date: 1986-05-31
Publication date: 1987-12-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明（産業上の利用分野）本発明はＥＦＭ変調器に関し、特に簡易な構成でもって
累積ＤＳＶを最小にする結合ビットの判定を行えるよう
にしたものである。

（従来の技術）周知のように、Ｅ　Ｆ　Ｍ　（Ｅｉｇｈｔ　ｔｏ　Ｆｏ
ｕｒｔｅｅｎ　Ｎ。

ｄｕｌａｔｌｏｎ）変調は、コンパクト・ディスク・デ
ィジタル・オーディオで採用されているディジタルデー
タの変調方式である。

このＥＦＭ変調では、データビットが８ビットごとに区
切られ、それぞれ１４ビットのチャネルビットに変換さ
れる。その際、各チャネルビットは２Ｂ　　とおりのパ
ターンから択一的に選択され、これは下記の条件にした
がって予め決められている。

「チャネルビットの“１”と“１”の間には“０”が２
個以上、１０個以下入っている」・・・・・・・・（Ｉ
Ｆ）しかして、第５図に示すように　２’ｔＳ　　とおりの
データビットのそれぞれに対応して２ｚ　　とおりのチ
ャネルビットが割り当てられ、このような変換テーブル
より各データビットに対応したチャネルビットが生成さ
れることになる。

このようにして、一連のシリアルなデータビットに対応
した一連のシリアルなチャネルビットが得られるが、相
前後するチャネルビット間で上記条件（ＩＦ）が満たさ
れない場合が起こり得る。例えば前のチャネルビットの
最後のビットが“１”で後のチャネルビットの最初のビ
ットが“１′の場合がそうである。

そこで、ＥＦＭ変調では、このような場合を避けるため
に、相前後するチャネルビット間に３ビットの結合ビッ
トを挿入するようにしている。

したがって、可能な３ビットの結合ビットとしてｒｏｏ
ＯＪ、　ｒｏｏｌＪ、　ｒｏｔｏｒ、　ｒｌ。

Ｏ」の４つがあり（例えばｒｌｌＯＪは“１”が２つ続
くので絶対に使えない）、それら４つの中から１つを選
択することになる。

先ず、結合ビットで接続された相前後するチャネルビッ
ト間で上記条件（Ｗ）が満たされなければならない。例
えば、前のチャネルビットの最後のビットが“１”の場
合、結合ピッ）ｒｌｏＯＪは選択できない。したがって
、この場合、残る３つの結合ビット「０００」、「００
１」、「０１０」が挿入可能となる。

次に、Ｄ　Ｓ　Ｖ　（Ｄｉｇｌｔａｌ　Ｓｕｍ　Ｖａｌ
ｕｅ）　　なる値によって結合ビットが評価され、これ
で最適な結合ビットが決められる。ＤＳＶとは、チャネ
ルビ。

ト波形の高レベルを＋１点、低レベル−１点としチャネ
ルビットの進行とともに累積される合計点数である。Ｄ
ＳＶの絶対値が小さいほど、チャネルビットの直流成分
・低周波成分が少ないので、通常は相前後するチャネル
ビットの最後での累積ＤＳＶが最も小さくなるような結
合ビットが選ばれる。

第６図につき、ある相前後するチャネルビットに対する
結合ビットの選択方法を説明する。この図において、結
合ビットはｒｏｏｏＪ、ｒｏｏｌ。

Ｊ、ｒｏｌｏＪ、ｒＬＯＯＪの４つが全て可能であり、
それぞれについてチャネルビットの波形と累積ＤＳＶを
示す。なお、波形はビット“１”のところで反転してい
る。この例の場合、後のチャネルビットの最後で絶対値
が最小になるのは結合ビットｒｏ０１Ｊが挿入されたと
きの［１コであり、したがってこの結合ビットｒｏｏＩ
Ｊが最適なものとして選ばれる。

（発明が解決しようとする問題点）ＥＦＭ変調では、上述のようにして相前後するチャネル
ビット間に最適な結合ビットを挿入するするようにして
いるが、累積ＤＳＶは各チャネルビットと結合ビットに
対して一義的に定まるものではなく、チャネルビットの
最後および最初のレベル状態が高レベルか低レベルかで
異なるため、可能な結合ビットの各々の場合について結
合ビットを含む２つのチャネルビット分（２８ビット）
の累積ＤＳＶを演算し、それら累積ＤＳＶの中から絶対
値の最小のものを決定しなければならず、従来そのため
の演算処理には大規模かつ高速なハードウェアが必要と
されていた。

本発明は、従来技術の上記問題点に鑑みてなされたもの
で、簡易な構成でもって容易に最適な結合ビットを選択
できるＥＦＭ変調器を提供することを目的とする。

（問題点を解決するための手段）上記目的を達成する本発明の構成は、８ビットの各デー
タビットをそれと対応する所定の１４ビットのチャネル
ビットに変換するとともに、相前後する第１および第２
のチャネルビット間に予め与えられた複数の結合ビット
の中の最適な結合ビットを挿入するＥＦＭ変調器におい
て、各データビットに対し、それと対応するチャネルビ
ットの最初のビットが高レベルもしくは低レベルで始ま
る場合に得られるそのチャネルビットのＤＳＶをデータ
として格納する変換テーブルを有し、第２のデータビッ
トを入力して変換テーブルより第２のチャネルビットの
ＤＳＶを生成するチャネルビットＤＳＶ生成手段と；上
記複数の結合ビットのそれぞれにつき、第１のチャネル
ビットの最後のビットが高レベルか低レベルかにしたが
って、および第２のチャネルビットの最初のビットが“
１′か′Ｏ”かにしたがって、第１のチャネルビットの
最後での累積ＤＳＶにチャネルビットＤＳＶ生成手段よ
り得られた第２のチャネルビットのＤＳＶを加算もしく
は減算するとともに結合ビットのＤＳＶを加算もしくは
減算して第２のチャネルビットの最後での累積ＤＳＶを
演算するＤＳＶ演算手段と；　ＤＳＶ演算手段で得られ
たそれぞれの累積ＤＳＶの絶対値を比較し、絶対値が最
も小さい累積ＤＳＶを判定する手段と；を具備すること
を特徴とする。

（作用）データビットが入力されると、チャネルビット生成手段
がその（今回）のデータビットに対応した第２のチャネ
ルビットのＤＳＶを生成する。このＤＳＶは、その第２
のチャネルビットだけで得られるＤＳＶであり、最初の
ビットが高レベルか低レベルかによって異なる（もっと
も、符号が異なるだけで、絶対値は一定である）。

ＤＳＶ演算部は、第２のチャネルビットの前の第１のチ
ャネルビットの最後での累積ＤＳＶに対して上記第２の
チャネルビットのＤＳＶと可能な結合ビットのＤＳＶと
を加算もしくは減算する。

結合ビットのＤＳＶもそれぞれ固有の絶対値を何し、第
１のチャネルビットの最後のビットが高レベルか低レベ
ルかにしたがって、＋もしくは−の符号をとる。また、
第２のチャネルビットのＤＳＶは上述のようにその最初
のビットが高レベルか低レベルかにしたがって符号が変
わるが、その最初のビットが高レベルになるか低レベル
になるかは、（Ａ）第１のチャネルビットの最後のビッ
トが高レベルであるか低レベルであるか、（Ｂ）挿入さ
れる結合ビットの種類、（Ｃ）その最初のビットが“１
”であるかそれとも“０”であるかによって決まる。し
かして、ＤＳＶ演算部では、条件（Ａ）および（Ｂ）を
基に各結合ビットについて（すなわち条件（Ｃ）の各々
について）３つのＤＳＶ間で加算もしくは減算を行い、
それぞれ第２のチャネルビットの最後での累積ＤＳＶを
得る。

そして、判定手段は、ＤＳＶ演算部で得られた各結合ピ
ントについての累積ＤＣＶを互いに比較して最小の絶対
値の累積ＤＳＶを判定する。

以上のように、本発明では、入力データビットに応じて
対応する第２のチャネルビットのＤＳＶを変換テーブル
より生成し、それぞれの結合ビットにつき累積ＤＳＶを
並行的に演算して比較判定により最適な結合ピントを選
択できるようにしたので、装置構成が簡易化されている
。

（実施例）以下、第１図ないし第４図を参照して本発明の一実施例
を説明する。

第１図は、この実施例によるＥＦＭ変調器の構成を示す
。入力端子１０には、ＣＩ　ＲＣ（ＣｒｏｓｓＩｎｔｅ
ｒｌｅａｖｅ　　Ｒｅｅｄ−５ｏ１ｍｏｎ　Ｃｏｄｅ）
　−ｚンコーダから誤り訂正を受けた８ビットのデータ
ビット（ＤＡＴＡＢＩＴ）が供給される。このデータビ
ット（ＤＡＴＡ　ＢＩＴ）は、ＥＦＭエンコーダ１２に
入力されるとともに、ＨＤＳＶ生成ＮＳ１４おＪ：びＬ
ＤｓＶ生成部生成部上６ぞれ入力される。

ＥＦＭエンコーダ１２は、第５図に示すようなデータビ
ット→チャネルビットの変換テーブルを格納するＲＯＭ
　（リード番オンリ拳メモリ）を有し、データビット（
ＤＡＴＡ　ＢＩＴ）を入力するとそれに対応する１４ビ
ットのチャネルビット（ＣＨＡＮＮＥＬＢＩＴ）を出力
する。さらに、この実施例のＥＦＭエンコーダ１２は、
そこから出力されるチャネルビット（ＣＩＩＡＮＮＥＬ
　ＢＩＴ）中の“１”の総数が奇数であるか偶数である
かに応じて“１”または“０゛となる１ビット信号ＮＵ
を出力するとともに、そのチャネルビットの最初のビッ
ト（ＭＳＢ）が“１”であるか“０”であるかに応じて
“１”または“Ｏ”となる１ビット信号Ｓ　ＭＳＢを出
力する。

ＨＤＳＶ生成部１４は、第２図に示すようなデータビッ
ト→ＨＤＳＶ　（５ビット）の変換テーブルを格納する
ＲＯＭ　（リード・オンリ・メモリ）を有し、データピ
ッ）　（ＤＡＴＡ　ＢＩＴ）を入力するとそれに対応す
るチャネルビットのＨＤＳＶを出力する。ここでＨＤＳ
Ｖとは、当該チャネルビットの最初のビット（ＭＳＢ）
が高レベルの場合にそのチャネルビットだけで得られる
ＤＳＶである。

したがって、例えば第５図において、データピッ）ｒｏ
ｌｌｏｏｌｏｏＪに対応するチャネルビットは［０１０
００１００１０００１０Ｊであるがそのチャネルビット
の最初のビット「０」が高レベルで始まる場合にはその
チャネルビット全体のＤＳＶすなわちＨＤＳＶは−２と
なる。第２図においてこのＨＤＳＶ　（−２）は２の補
数として表されている。同様にして、データピッ）ｒｏ
ｌｌｏ　０１０１　Ｊ　４ｎ対しｒＨＤＳＶｌｔ　ｒｏ
　Ｏ１１０Ｊ（＋６）となり、データビットｒｃ１１０
０１１０Ｊ　に；ｌてＨＤＳＶ４ｔ　ｒｌ　１０１０Ｊ
　　（−６）となる。

ＬＤＳＶ生成部生成上１６３図に示すようなデータビッ
ト→ＬＤＳＶ　（５ビット）の変換テーブルを格納する
ＲＯＭ　（リード・オンリ・メモリ）を有し、データピ
ッ）　（ＤＡＴＡ　ＢＩＴ）を入力するとそれに対応す
るチャネルビットのＬＤＳＶを出力する。ここでＬＤＳ
Ｖとは、当該チャネルビットの最初のビット（ＭＳＢ）
が低レベルの場合にそのチャネルビットだけで得られる
ＤＳＶである。

したがって、例えば第５図において、データピノ）　ｒ
ｏｌｌｏｏｌｏｏＪに対応するチャネルビットはＣ０１
０００１００１０００１０」であり、そのチャネルビッ
トの最初のビット「０」が低レベルで始まる場合にはそ
のチャネルビット全体のＤＳＶすなわちＬＤＳＶは＋２
となる。同様にして、データビットｒｏ１１００１０１
Ｊに対してＬＤＳＶ４ｔ　ｒ　１１０１０Ｊ　　（−８
）　トナ’Ｑ、データビットｒｏ１１００１１０Ｊに対
してＬＤＳＶはｒｏｏｌｌｏ」　（＋８）となる。

ＨＤＳＶ生成部１４．ＬＤＳＶ生成部生成上１６力され
たＨＤＳＶ、ＬＤＳＶは、マルチプレクサ（ＭＰＸ）１
８．２０の入力端子Ａ、Ｈにそれぞれ与えられる。ＭＰ
Ｘｌ　８の切替制御端子には排他的論理和回路１９の出
力信号が直接路えられＭＰＸ　１８の切替制御端子には
排他的論理和回路１９の出力信号が反転回路２２を介し
て供給される。この排他的論理和回路１９の一方の入力
端子にはＤ型フリップフロップ（ＤＦＦ）５０からの信
号Ｓ　ＬＳＢが供給され、他方の入力端子にはＥＦＭエ
ンコーダ１２から信号Ｓ　ＭＳＢが供給される。

これにより、信号５ＬＳＲ、５Ｍ５Ｂが（“１”、′Ｏ
”）または（“０”、′１”）のときには、排他的論理
和回路１９の出力信号が“１′となってＭＰＸ　１８の
出力端子が入力端子Ａに接続されるとともに、反転回路
２２の出力信号が“０”となるのでＭＰＸ２０の出力端
子が入力端子Ｂに接続される。この場合、ＨＤＳＶ生成
部１４からのＨＤＳＶＪ（ＭＰＸｌ８を通され、ＬＤＳ
Ｖ生成部生成上１６ＬＤＳＶがＭＰＸ２０を通される。

しかし、信号５ＬＳＢ　、　５Ｍ５Ｂが（“０”、′０
”）またはぐ“１”、′１”）のときには、ＭＰＸ　１
８の出力端子が入力端子Ｂに接続されるとともにＭＰＸ
２０の出力端子が入力端子Ａに接続され、この場合には
ＨＤＳＶ生成部１４からのＨＤＳＶがＭＰＸ２０を通さ
れ、ＬＤＳＶ生成部１６からのＬＤＳＶがＭＰＸｌ８を
通される。

ＭＰＸｌ８．２０から相補的に出力されるＨＤＳＶ、Ｌ
ＤＳＶは、今回のチャネルビットのＤＳＶ（ＤＳＶｑ）
として加ＫＷ　（ＡＤＤＥＲ）２４２６のそれぞれの入
力端子Ｂに供給される。加算器２４．２８のそれぞれの
入力端子ＡにはＤ型フリップフロップ（ＤＦＦ）５２よ
り前回のチャネルビットの最後での累積ＤＳＶ（ＤＳＶ
Ｐ）が供給される。

加算器２４から出力される（ＤＳＶＰ　＋ＨＤＳＶ）も
しくは（ＤＳＶＰ　＋ＬＤＳＶ）＋ｌＯＢ器２８の入力
端子Ａに供給され、加算器２６から出力される（ＤＳＶ
ｐ　＋ＬＤＳＶ）　もしくは（ＤＳＶＰ　＋ＨＤＳＶ）
（Ｊｉ算器３２．３Ｂ、４（１）それぞれの入力端子Ａ
に供給される。

加算器２８の入力端子Ｂには排他的論理和回路３０を介
して結合ビット「０００」のＤＳＶの絶対値［３］と反
転回路２７によりＳ　ＬＳＲが反転された信号Ｓ　ＬＳ
Ｂが供給され、桁上げ入力端子Ｃ。

には信号Ｓ　ＬＳＢが供給される。これにより、信号Ｓ
　ＬＳＲが“１”のときは桁上げ入力が“０”になると
ともに排他的論理和回路３０の出力端子には結合ピッ）
　ｒｏｏＯＪのＤＳＶの絶対値［３コがそのまま（００
０１１）得られるので、加算器２８はそのまま加算回路
として動作しくＤＳＶＰ＋ＨＤＳＶ）　もしくは（ＤＳ
Ｖｐ　＋ＬＤＳＶ）　にＥ３］を加算する。しかし、信
号Ｓ　ＬＳＢが“０″のときは桁上げ入力は“１′′に
なるとともに排他的論理和回路３０の出力端子には［３
つの１の補数（１１１００）が得られるので、加算器２
８は減算回路として動作しくＤＳＶＰ＋ＨＤＳＶ）もし
く　は（ＤＳＶＰ　＋ＬＤＳＶ）　から［３］　１／ｌ
’４算する。

加算器３２の入力端子Ｂには排他的論理和回路３４を介
して結合ビットｒｏｏＩＪのＤＳＶの絶対値［１］と信
号Ｓ　ＬＳＢが供給され、桁上げ入力端子Ｃｏには信号
Ｓ　ＬＳＢが供給される。これにより、信号Ｓ　ＬＳＢ
が“１”のとき、加算器３２はそのまま加算回路として
動作しくＤＳＶＰ　＋ＬＤＳＶ）　も１．、＜Ｉｔ　（
ＤＳＶＰ　＋ＨＤＳＶ）１ｍ　［１コを加算する。しか
し、信号Ｓ　ＬＳＢが“Ｏ”のとき、加算器３２は減算
回路として動作しくＤＳＶＰ＋ＬＤＳＶ）もしくは（Ｄ
ＳＶＰ＋ＨＤＳＶ）から［１コを減算する。

加算器３８の入力端子Ｂには排他的論理和回路３８を介
して結合ビットｒｏ１０ＪのＤＳＶの絶対値［１コと信
号Ｓ　ＬＳＢが供給され、桁上げ入力端子Ｃｏには信号
Ｓ　ＬＳＢが供給される。これにより、信号Ｓ　ＬＳＲ
が“１″のとき、加算器３２は減算回路として動作しく
ＤＳＶｐ　＋ＬＤＳＶ）もしくは（ＤＳＶＰ＋ＨＤＳＶ
）から〔１コを加算する。そして、信号Ｓ　ＬＳＢが“
０”のとき、加算器３２はそのまま加算回路として動作
しくＤＳＶＰ＋ＬＤＳＶ）４１．くは（ＤＳＶｐ　＋Ｈ
ＤＳＶ）　に［１］を加算する。

加算器４０の入力端子Ｂには排他的論理和回路４２を介
して結合ビットｒｌｏＯＪのＤＳＶの絶対値［３］と信
号Ｓ　ＬＳＢが供給され、桁上げ入力端子Ｃｏには信号
Ｓ　ＬＳＢが供給される。これにより、信号Ｓ　ＬＳＢ
が“１”のとき、加算器４０は減算回路として動作しく
ＤＳＶｐ　＋ＬＤＳＶ）もしくは（ＤＳＶＰ　＋ＨＤＳ
Ｖ）から［３コを加算する。そして、信号Ｓ　ＬＳＢが
“０”のとき、加算器４０はそのまま加算回路として動
作しくＤＳＶＰ＋ＬＤＳＶ）　もＬ＜は（ＤＳＶＰ　＋
ＨＤＳＶ）　に［３コを加算する。

加算器２８，３２．３８．４０より出、力される演算値
は、それぞれ結合ピッ）　ｒｏｏｏＪ　、ｒ。

０１Ｊ、ｒｏｌｏＪ、ｒｌｏｏＪについて今回のチャネ
ルビットの最後での累積ＤＳＶの絶対値を表すもので、
絶対値比較判定部４４で比較判定される。そして、絶対
値比較判定回路４４には結合ビット挿入部５６より今回
挿入可能な結合ビットの情報ＥＮＡが与えられる。すな
わち、最小の累積ＤＳＶを与える結合ピントであっても
上記条件（ＩＦ）を満たさなければ挿入不可能であるか
らであり、絶対値比較判定部４４は条件（Ｖ）を満たす
結合ビットによって得られる最小の累積ＤＳＶを決定す
る。そして、この決定された累積ＤＳＶは出力端子０３
からＤＦＦ５２に与えられる。

また、絶対値最小判定部４４の出力端子０２から、決定
された最小累積ＤＳＶを与える結合ビットＣＢＴが結合
ビット挿入部５６に供給される。

結合ビット挿入部５６は、その最適な結合ビットをチャ
ネルビット（ＣＨＡＮＮＥＬ　ＢＩＴ）に挿入して記録
ヘッド等の後段回路に送る。なお、この実施例では、結
合ビット挿入部Ｓ６において、前回のチャネルビットの
後部および今回のチャネルビットの前部に基づいて今回
挿入可能な結合ビットが判定されるが、これは従来技術
と同様にして行われるもので、本発明の特徴には直接関
係しない。

さらに、絶対値比較判定部４４の出力端子Ｏ１から、最
適な結合ビットがｒｏＯＯＪの場合には“０”、その他
の場合には“１”となる判定信号ＳＲＴが排他的論理和
回路４６の一方の端子に供給される。この排他的論理和
回路４６の他方の入力端子には信号Ｓ　ＬＳＢが供給さ
れる。この信号５ＬＳＢは、前回のチャネルビットの最
後のビット（ＬＳＢ）が高レベルの場合には“１”で、
低レベルの場合には“０”となっている。しかして、判
定信号ＳＲＴが“０”のときには、信号３　ＬＳＨのレ
ベル状態がそのまま排他的論理和回路４６の出力端子に
得られる。しかし、判定信号ＳＲＴが“１”のときには
、信号Ｓ　ＬＳＨの反転信号Ｓ　ＬＳＢが排他的論理和
回路４６の出力端子に得られる。そして、排他的論理和
回路４６の出力信号Ｚ（ＳＬＳＢもしくは５ＬＳＢ）は
排他的論理和回路４８でＥＦＭエンコーダ１２からの信
号ＮＵと排他的論理和をとられる。この信号ＮＵは、上
述のように、今回のチャネルビット（ＣＩＩＩＡＮＮＥ
Ｌ　ＢＩＴ）中の“１”ノ総数が奇数であれば“１”、
偶数であれば“０”となるような信号である。したがっ
て、今回のチャネルビット　（ＣＨＡＮＮＥＬ　ＢＩＴ
）中の“１”の総数が奇数であれば信号Ｚは反転され、
偶数であれば信号Ｚは反転されずそのまま排他的論理和
回路４８の出力端子に出力される。しかして、排他的論
理和回路４８の出力信号Ｚｏは今回のチャネルビットの
最後のビットのレベル状態を表し、新たな信号５ＬＳＢ
としてＤＦＦ５０にセットされる。

次に、第４図のフローチャートにつきこの実施例の作用
を説明する。

先ず、入力されたデータビットに対し、ＨＤＳＶ生成器
１４．ＬＤＳＶ生成器１８がそのデータビットに対応す
るチャネルビットのＨＤＳＶ、ＬＤＳＶをそれぞれ出力
する。これと同時に、ＥＦ￥エンコーダ１２では、その
チャネルビット中のビット「１」の総数が奇数か偶数か
を表す信号ＮＵと、そのチャネルビットの最初のビット
（ＭＳＢ）が“１”または“０”であるかを表す信号５
Ｍ５Ｂとを出力する（ステップ■）。

次に、信号５ＬＳＢ　、　　５ＮＳＢに基づき、前のチ
ャネルビットの最後のビット（ＬＳＢ）が高レベル（“
１”）であったか低レベル（“０”）であったかどうか
、および今回のチャネルビットの最初のビット（ＭＳＢ
）が“１”であるか“Ｏ”であるかどうかそれぞれ検査
され（ステップ■、■。

■）、その検査結果にしたがって４つに場合分けされる
。このような検査と場合分けは、第１図では排他的論理
和回路１９１反転回路２２，２７゜２９、ＭＰＸ１８．
２０によって行われる。

第１の場合すなわち５ＬＳＢ：“１“、５ＮＳＢ＝“０
”の場合、ステップ■−１，■−１，■−１により４つ
の結合ビットｒｏｏＯＪ　、ｒｏｏ　１」、ｒｏｔｏｒ
、ｒｌｏＯＪについて今回のチャネルビットの最後での
累積ＤＳＶが演算される。この場合、結合ピント「００
０」についてはＨＤＳＶが与えられ、他の結合ビットに
ついてはＬＤＳＶが与えられる。なぜなら、５ＬＳＲ＝
“１”、５Ｍ５Ｂ　：：“０”なので、結合ビットｒｏ
ｏＯＪが挿入されたときには今回のチャネルビットの最
初のビットは高レベルになり、他の結合ビットでは“１
”のビットが１つ含まれているためそこで１回反転する
ことにより今回のチャネルビットの最初のビットは低レ
ベルになるからである。また、この場合、５ＬＳＢ＝“
１”なので、結合ビット「０００ＪのＤＳＶｉ！＋３．
結合ビット「００１」のＤＳＶは＋１．結合ビット「０
１０」のＤＳＶは−１，結合ビットｒ１００ＪのＤＳＶ
は−３となり、それぞれステップ■−１のような符号、
で加減算が行われる。

同様にして、第２の場合（ＳＬＳＢ＝“Ｏ“、５Ｍ５Ｂ
　：“０”の場合）にはステップ＠−２，■−２、■−
２により、第３の場合（ＳＬＳＢ＝“０“、５Ｍ５Ｂ＝
“１”の場合）にはステップ■−３゜■−３．■−３に
より、第４の場合（ＳＬＳＲ＝“１“、５Ｍ５Ｂ：“１
”の場合）にはステップ■−４，０−４，０−４により
、それぞれ上述と同様な演算が行われる。なお、このよ
うな演算は第１図では加算器２４．２６，２８，３２．
２６．４０等によって実行される。

上記の各場合について、４つの演算値（累積ＤＳＶ）の
絶対値が比較判定される（ステップ■）とともに各結合
ビットが条件（曹）を膚たすかどうかも考慮されて、最
小の累積ＤＳＶと最適な結合ビットＣＲＴが決定される
（ステップ■）。

そして、決定された最小の累積ＤＳＶは次の演算のため
にＤＦＦ５２にセットされ、最適な結合ビットＣＲＴは
前回のチャネルビットと今回のチャネルビット間に挿入
される（ステップ■）。また、最適な結合ビットＣＢＴ
がｒｏＯＯＪであるかどうか検査され、そうであれば前
回のチャネルビットに係る信号Ｓ　ＬＳＲと今回のチャ
ネルビットに係る信号ＮＵとの排他的論理和がとられ、
そうでなければ（ｒｏｏＯＪ以外であれば）反転信号Ｓ
　ＬＳＢと信号ＮＵとの排他的論理和がとられる。

すなわち、結合ピッ）　ｒｏｏＯＪの場合、そこでチャ
ネルビットの反転は起きないので、結合ビット「０００
」の最後で前回のチャネルビットの最後のレベルは変化
しない。しかし、他の結合ビットの場合には“１”のビ
ットを１つ含むためそこでチャネルビットの反転が１回
生じ、したがってその結合ビットの最後で前回のチャネ
ルビットの最後のレベルが反転する。しかして、ステッ
プ［相］、■、［相］では挿入された結合ビットの最後
でのレベル状態が判定される。一方、今回のチャネルビ
ットにおいては“１”のビットが奇数個含まれていれば
全体的にレベルが反転することになり、′１”のビット
が偶数個含まれていれば全体的にレベルは反転しない。

しかして、ステップ＠では今回のチャネルビットの最後
のビットのレベル状態（“１”もしくは“０”）が判定
される。

こうして、１つのデータビット（ＤＡＴＡ　ＢＩＴ）に
ついて最適な結合ビットＣＢＴが選択されチャネルビッ
ト間に挿入されると、次のデータビット（ＤＡＴＡ　Ｂ
ＩＴ）について、上述と同様な動作が繰り返される。

なお、上述した実施例では、ＨＤＳＶ生成器１４とＬＤ
ＳＶ生成器１６とを別々に設けたが、いずれか一方を省
略することも可能である。すなわち、第２図および第３
図から分かるように、同じデータビットに対してＨＤＳ
ＶとＬＤＳＶは絶対値が等しく、ただ符号が反対なだけ
である。そこで、例えばＨＤＳＶ生成器１４だけ設け、
それから出力されたＨＤＳＶを加算器２４の一方は前回
の累積ＤＳＶｐに加算し、他方はその累積ＤＳＶｐから
減算するように構成してもよい。

（発明の効果）以上のように、本発明では、各入力データビットに対し
、各チャネルビットのＤＳＶを変換テーブルより得て、
それぞれの結合ビットにつき累積ＤＳＶを並行的に演算
して比較判定により最適な結合ビットを選択できるよう
にしたので、従来高速かつ複雑なハードウェアを必要と
していた判定処理が本発明によれば簡易な回路構成でも
って実現される。

【図面の簡単な説明】

第１図は、本発明の一実施例によるＥＦＭ変調器の構成
を示すブロック図、第２図は、第１図のＨＤＳＶ生成器１４に格納されてい
る変換テーブルを示す図、第３図は、第１図のＬＤＳＶ生成器１Ｂに格納されてい
る変換テーブルを示す図、第４図は、第１図のＥＦＭ変調器の動作を説明するため
のフローチャート、第５歯は、データビットからチャネルビットに変換する
ための変換テーブルを示す図、および第６図は、最適な
結合ビットを選択するための従来の方法を示す図である
。１２・・・・ＥＦＭエンコーダ、　　１４・・・・ＨＤ
ＳＶ生成器、　１６・・・・ＬＤＳＶ生成器、　　１８
．２０・・・・マルチプレクサ（ＭＰＸ）、　２２．２
７・・・・反転回路、　２４，２８．２ｇ、３２．３Ｂ
、４０゜４８．４８・・・・加算器（ＡＤＤＥＲ）、　
　１９，３０．３４．３８．４２・・・・排他的論理和
回路、　４４・・・・絶対値比較判定ｆｆｉ、　５０．
５２・・・・Ｄ型フリンプフロップ（ＤＦＦ）、　　５
Ｂ・・・・結合ビット比較判定部。

Claims

【特許請求の範囲】８ビットの各データビットをそれと対応する所定の１４
ビットのチャネルビットに変換するとともに、相前後す
る第１および第２のチャネルビット間に予め与えられた
複数の結合ビットの中の最適な結合ビットを挿入するＥ
ＦＭ変調器において、各データビットに対し、それと対
応するチャネルビットの最初のビットが高レベルもしく
は低レベルで始まる場合に得られるそのチャネルビット
のＤＳＶをデータとして格納する変換テーブルを有し、
前記第２のデータビットを入力して前記変換テーブルよ
り前記第２のチャネルビットのＤＳＶを生成するチャネ
ルビットＤＳＶ生成手段と、前記複数の結合ビットのそ
れぞれにつき、前記第１のチャネルビットの最後のビッ
トが高レベルか低レベルかにしたがって、および前記第
２のチャネルビットの最初のビットが“１”か“０”か
にしたがって、前記第１のチャネルビットの最後での累
積ＤＳＶに前記チャネルビットＤＳＶ生成手段より得ら
れた前記第２のチャネルビットのＤＳＶを加算もしくは
減算するとともに前記結合ビットのＤＳＶを加算もしく
は減算して前記第２のチャネルビットの最後での累積Ｄ
ＳＶを演算するＤＳＶ演算手段と、前記ＤＳＶ演算手段で得られたそれぞれの累積ＤＳＶの
絶対値を比較し、絶対値が最も小さい累積ＤＳＶを判定
する手段と、を具備することを特徴とするＥＦＭ変調器。