JPS6336463A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS6336463A JPS6336463A JP18130486A JP18130486A JPS6336463A JP S6336463 A JPS6336463 A JP S6336463A JP 18130486 A JP18130486 A JP 18130486A JP 18130486 A JP18130486 A JP 18130486A JP S6336463 A JPS6336463 A JP S6336463A
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- path
- bus
- external
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 6
- 235000000935 Santalum yasi Nutrition 0.000 description 1
- 241000775525 Santalum yasi Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パス制御方式に関し、特にパスの高速動作の
実現に関する。
実現に関する。
従来のパス制御方式としては、アドレスの下位側とデー
タをマルチプレクスし、アクセスの度に毎回アドレス情
報の全てを出力するようになっていた。
タをマルチプレクスし、アクセスの度に毎回アドレス情
報の全てを出力するようになっていた。
上述した従来のパス制御方式では、アクセスの度にアド
レスの全てを出力するようになっているので、アクセス
の度にパスの状態を切り替える必要があシ、アクセスに
時間がかかるという欠点がある。
レスの全てを出力するようになっているので、アクセス
の度にパスの状態を切り替える必要があシ、アクセスに
時間がかかるという欠点がある。
上述した従来のパス制御方式に対して、本発明は、動作
速度を上げる為に同じ内容を続けて出力しないという独
ｂＵ的内容を有する。
速度を上げる為に同じ内容を続けて出力しないという独
ｂＵ的内容を有する。
本発明のパス制御方式は、アドレスの上位側を保持する
ラッチと、ラッチされている内容と現在のアドレスの王
位１ｕＨ−比較するコンパレータと、コンパレータから
の一致信号によって、パスの動作を制御する回路を有し
ている。
ラッチと、ラッチされている内容と現在のアドレスの王
位１ｕＨ−比較するコンパレータと、コンパレータから
の一致信号によって、パスの動作を制御する回路を有し
ている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第２図はタイ
ミング図である。ＣＰＵＩはパスをアクセスする必要が
あると、内部リード信号２ｔたは内部ライト信号３を出
力し、それと同時に内部アドレス・パス４にアドレスを
出力する。コンパレータ５は、ラッチ６とアドレスパス
４上のアドレスの上位側とを比較し、一致した場合一致
信号７を出力する。パス制御回路８はＣＰＵＩからの内
部リード信号２、または内部ライト信号３により外部に
対してパスアクセスを開始する。この時、一致信号７が
入力されていれば外部アドレスパス９に内部アドレス・
パス４上のアドレスの下位側を出力し、外部リード信号
１０−または外部ライト信号１１ｔｌ−出力し、外部ア
ドレス・データ・パス１２と内部データ・パス１３を接
続しＣＰＵＩと外部の間でデータのやシと＃）？：行う
。一致信号７が入力されている。時は外部に対してアド
レス・ラッチ信号１４は出力されない。データのやりと
シが終了すると、パス制御回路８はＣＰＵＩに対してパ
ス終了信号１５を出力する。また、パス終了信号１５に
よって内部アドレス・パス４上のアドレスの上位側をラ
ッチ６にラッチする。（タイミング図ＴＩ、Ｔ２参照） 一致信号７が入力されない時、パス制御回路８は内部リ
ード信号２または内部ライト信号３の入力によシ、パス
アクセスを開始する。内部アドレス・パス４上の上位側
アドレスを外部アドレス・データ・パス１２に出力し、
下位側を外部アドレス・パス９へ出力する。それと同期
して、アドレス・ラッチ信号１４を外部へ出力する。そ
の後、外部アドレス・データパス１２を内部データ・パ
ス１３と接続し、外部リード信号１０または、外部ライ
ト信号１１を出力し、外部とデータのやシとシが終了す
るとパス制御回路８はパス終了信号１５′ｔ−出力し、
ＣＰＵ１に対してパス・アクセスの終了を知らせ、内部
アドレス・パス４上のアドレスの上位側をラッチ６にラ
ッチする。（タイミング図Ｔ３．Ｔ４） 〔発明の効果〕 以上説明したように本発明は、アドレスの上位側が同じ
時に再度アドレスを出力しないようにすることによシ、
パスの状態を切シ替える必要がなくなシ、パス・アクセ
スの時間を短縮することができる効果がある。
ミング図である。ＣＰＵＩはパスをアクセスする必要が
あると、内部リード信号２ｔたは内部ライト信号３を出
力し、それと同時に内部アドレス・パス４にアドレスを
出力する。コンパレータ５は、ラッチ６とアドレスパス
４上のアドレスの上位側とを比較し、一致した場合一致
信号７を出力する。パス制御回路８はＣＰＵＩからの内
部リード信号２、または内部ライト信号３により外部に
対してパスアクセスを開始する。この時、一致信号７が
入力されていれば外部アドレスパス９に内部アドレス・
パス４上のアドレスの下位側を出力し、外部リード信号
１０−または外部ライト信号１１ｔｌ−出力し、外部ア
ドレス・データ・パス１２と内部データ・パス１３を接
続しＣＰＵＩと外部の間でデータのやシと＃）？：行う
。一致信号７が入力されている。時は外部に対してアド
レス・ラッチ信号１４は出力されない。データのやりと
シが終了すると、パス制御回路８はＣＰＵＩに対してパ
ス終了信号１５を出力する。また、パス終了信号１５に
よって内部アドレス・パス４上のアドレスの上位側をラ
ッチ６にラッチする。（タイミング図ＴＩ、Ｔ２参照） 一致信号７が入力されない時、パス制御回路８は内部リ
ード信号２または内部ライト信号３の入力によシ、パス
アクセスを開始する。内部アドレス・パス４上の上位側
アドレスを外部アドレス・データ・パス１２に出力し、
下位側を外部アドレス・パス９へ出力する。それと同期
して、アドレス・ラッチ信号１４を外部へ出力する。そ
の後、外部アドレス・データパス１２を内部データ・パ
ス１３と接続し、外部リード信号１０または、外部ライ
ト信号１１を出力し、外部とデータのやシとシが終了す
るとパス制御回路８はパス終了信号１５′ｔ−出力し、
ＣＰＵ１に対してパス・アクセスの終了を知らせ、内部
アドレス・パス４上のアドレスの上位側をラッチ６にラ
ッチする。（タイミング図Ｔ３．Ｔ４） 〔発明の効果〕 以上説明したように本発明は、アドレスの上位側が同じ
時に再度アドレスを出力しないようにすることによシ、
パスの状態を切シ替える必要がなくなシ、パス・アクセ
スの時間を短縮することができる効果がある。
パスの動作時間を短縮することによシ、プログラムの実
行速度を向上することができる。
行速度を向上することができる。
第１図は本発明の一実施例のブロック図である。
第２図は、第１図上の各信号ラインのタイミング図であ
シ、第１図の同じ番号部分の信号である。 １・・・・・・ＣＰＵ、２・・・・・・内部リード信号
、３・・・・・・内部ライト信号、４・・・・・・内部
アドレス・パス、５・・・・・・コンパレータ、６・・
・・・・ラッチ、７・・・・・・一致信号、８・・・・
・・パス制御回路、９・・・・・・外部アドレス・パス
、１０・・・・・・外部リード信号、１１・・・・・・
外部ライト信号、１２・・・・°・外部アドレス・デー
タパス、１３・・・・・・内部データｅパス、１４・・
・・・・アドレス・ラッチ信号、１５・・・・・・パス
終了信号、Ｔ１・・・・・・アドレスの上位側が一致し
た時のリードタイミング、Ｔ２・・・・・・アドレスの
上位側が一致した時のライトタイミング、Ｔ３・・・・
・・アドレスの上位側が一致しなかった時のリードタイ
ミング、Ｔ４・・・・・・アドレスの上位側が一致しな
かった時のライトタイミング、ｔ・・・・・・ＣＰＵの
基本サイクル。
シ、第１図の同じ番号部分の信号である。 １・・・・・・ＣＰＵ、２・・・・・・内部リード信号
、３・・・・・・内部ライト信号、４・・・・・・内部
アドレス・パス、５・・・・・・コンパレータ、６・・
・・・・ラッチ、７・・・・・・一致信号、８・・・・
・・パス制御回路、９・・・・・・外部アドレス・パス
、１０・・・・・・外部リード信号、１１・・・・・・
外部ライト信号、１２・・・・°・外部アドレス・デー
タパス、１３・・・・・・内部データｅパス、１４・・
・・・・アドレス・ラッチ信号、１５・・・・・・パス
終了信号、Ｔ１・・・・・・アドレスの上位側が一致し
た時のリードタイミング、Ｔ２・・・・・・アドレスの
上位側が一致した時のライトタイミング、Ｔ３・・・・
・・アドレスの上位側が一致しなかった時のリードタイ
ミング、Ｔ４・・・・・・アドレスの上位側が一致しな
かった時のライトタイミング、ｔ・・・・・・ＣＰＵの
基本サイクル。
Claims (1)
- アドレス・パスの一部とデータ・パスをマルチプレクス
したパス制御方式において、マルチプレクスするアドレ
ス・パスの一部をアドレスの上位側とし、マルチプレク
スされたアドレスの上位側が直前にアクセスしたアドレ
スの上位側と一致した時にその部分のアドレス情報を出
力しない機能を有することを特徴とするパス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18130486A JPS6336463A (ja) | 1986-07-31 | 1986-07-31 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18130486A JPS6336463A (ja) | 1986-07-31 | 1986-07-31 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6336463A true JPS6336463A (ja) | 1988-02-17 |
Family
ID=16098334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18130486A Pending JPS6336463A (ja) | 1986-07-31 | 1986-07-31 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336463A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50125646A (ja) * | 1974-03-20 | 1975-10-02 |
-
1986
- 1986-07-31 JP JP18130486A patent/JPS6336463A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50125646A (ja) * | 1974-03-20 | 1975-10-02 |
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