JPH078101B2 - デイジタル形保護継電装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、デイジタル形保護継電装置、特に複数のリレ
ー要素を同一のマイクロプロセツサで演算処理するデイ
ジタル形保護継電装置に関する。

〔発明の技術的背景とその問題点〕

従来から良く知られているデイジタル形保護継電装置は
特開昭55-41189で示されるように、主検出リレー要素と
呼ばれる第１のリレー要素と、故障検出リレー要素（フ
エイルセーフリレー要素）と呼ばれる第２のリレー要素
の動作判定を行なうデイジタル処理部を分離し、両方の
要素の判定結果のAND条件でトリツプ出力を出すことに
より、誤まつてトリツプ出力が出される可能性を小さく
したものである。

しかし、上記装置はデイジタル処理部が２個必要となる
ため高価である。

したがつて、一般的に計算機で実施されている方法と同
じように、第１のリレー要素と第２のリレー要素とを同
一の演算処理回路で演算処理し、前記第１のリレー要素
の動作出力を出力する出力回路と前記第２のリレー要素
の動作出力を出力する出力回路とを分離し、デイジタル
形保護継電装置が誤動作出力を出力する可能性を少なく
する方法が考えられている。このことを第１図に示す従
来のデイジタル形保護継電装置の回路構成図について説
明する。

第１図において、電力系統から得られた複数の系統情報
v,iは夫々処理に適する電圧，電流値に変換するために
入力変換回路1-1,…,1-6に入力される。この入力変換回
路1-1,…,1-6の出力は、全入力を同時にサンプリングす
るためにサンプルホールド回路（S/H）2-1,…,2-6に入
力され、さらにマルチプレクサ回路（MPX）３に入力さ
れて、順次シリアルにアナログ／デイジタル変換回路
（A/D）４によつてアナログ／デイジタル変換される。
そして、アナログ／デイジタル変換された複数の情報、
即ちリレー入力はデイジタル処理部８に入力され、ダイ
レクトメモリアクセス制御回路（DMA）５によりデイジ
タル演算処理装置（CPU）６に送られる。このデイジタ
ル演算処理装置（CPU）６は演算処理回路（ALU）6-1,デ
ータメモリ（MEM）6-2,プログラムメモリ（ROM）6-3、
第１の出力回路（DO1）9-1、第２の出力回路（DO2）9-2
とこれらの各回路を接続するバスBUSからなる。前記第
１の出力回路9-1から出力される第１の動作出力OP1と前
記第２の出力回路9-2から出力される。第２の動作出力O
P2はトリツプ回路10に入力されこのトリツプ回路10から
トリツプ信号TRIPが出力される。演算処理回路6-1は前
記ダイレクトメモリアクセス制御回路５から前記データ
メモリ6-2を介してとり込んだデイジタル値の電圧情報
及び電流情報のほかに整定回路（SET）７からの整定値
をも入力し、前記プログラムメモリ6-3に記憶してある
予め定められたプログラムに従つて、第１のリレー要素
及び第２のリレー要素の動作判定を行ない、リレー要素
が動作時には“1"を不動作時には“0"を前記バスBUSを
介して第１のリレー要素については前記第１の出力回路
9-1へ、第２のリレー要素については前記第２の出力回
路9-2へ書き込む。前記第１の出力回路9-1及び前記第２
の出力回路9-2は前記演算処理装置6-1によつて“1"が書
き込まれた場合にそれぞれ前記第１の動作出力OP1及び
前記第２の動作出力OP2を出力する。前記トリツプ回路1
0は接点回路あるいはサイリスタ回路等で構成される周
知の回路であり前記第１の動作出力OP1及び前記第２の
動作出力OP2がともに出力された場合にのみ前記トリツ
プ出力TRIPを出力する。

ここで、この従来例においては、第１のリレー要素及び
第２のリレー要素の動作出力を出力する出力回路を第１
の出力回路9-1及び第２の出力回路9-2とに分離したた
め、出力回路の単一の故障のために第１のリレー要素及
び第２のリレー要素の両方の動作出力が誤つて出力され
ることがなくなるためトリツプ出力に誤動作出力が出力
されることがない。

しかしがら、第１図のような構成を有するデイジタル形
保護継電装置には以下に示すような問題点がある。

すなわち、演算処理装置6-1や演算処理装置6-1と第１の
出力回路9-1及び第２の出力回路9-2とを接続するバスBU
Sに故障が発生し、演算処理装置6-1から第１の出力回路
9-1及び第２の出力回路9-2へつねに“1"が書き込まれる
ようになつた場合、第１の動作出力OP1及び第２の動作
出力OP2がともに出力されることとなりトリツプ出力TRI
Pに誤動作出力が出力されてしまう。このような故障と
しては、例えば演算処理装置6-1からバスBUSへデータ出
力がつねに“1"に固定されてしまう等の故障が考えられ
る。

さらに、バスBUSが故障し、第１の出力回路9-1へ書き込
む際に同時に第２の出力回路9-2へも書き込んだり、あ
るいは第２の出力回路9-2へ書き込む際に第１の出力回
路9-1へも書き込むようになつた場合、第１のリレー要
素または第２のリレー要素のいずれか一方のみが動作し
ただけで第１の動作出力OP1及び第２の動作出力OP2の両
方が出力されることになり、誤動作出力がトリツプ出力
TRIPより出力されてしまう。

以上説明したように、第１図に示したような構成の従来
のデイジタル形保護継電装置では、出力回路の単一故障
時には誤動作出力は出なくすることができるが、演算処
理装置またはバスの単一の故障により誤動作出力が出力
される可能性があるという欠点を有している。

〔発明の目的〕 本発明は、上記問題点を解決するためになされたもの
で、その目的は、第１のリレー要素と第２のリレー要素
とを同一の演算処理回路で動作判定するデイジタル形保
護継電装置において、ハードウエア故障が生じても誤動
作出力の出る可能性を極めて小さくし信頼性の高く安価
なデイジタル形保護継電装置を提供することにある。

〔発明の概要〕

本発明は、上記目的を達成するために、第１のリレー要
素と第２のリレー要素のAND条件でトリツプ出力を出す
デイジタル形保護継電装置において、前記第１のリレー
要素と前記第２のリレー要素の動作判定を行なう演算処
理回路が、前記第１のリレー要素が動作時に第１の出力
回路へ書き込む符号と、前記第２のリレー要素が動作時
に第２の出力回路へ書き込む符号とを異なるようにした
ものである。

〔発明の実施例〕

〔実施例の構成〕 本発明の一実施例を図面を参照して説明する。

第２図は本発明によるデイジタル形保護継電装置の一実
施例の要部の回路構成図である。この場合第１図の第１
の出力回路9-1、第２の出力回路9-2及び論理積回路10に
相当する部分のみを示し、他の構成は第１図と同様であ
る。したがつて第２図の9A-1，9A-2,10は第１図の9-1，
9-2,10に相当している。

本実施例は、第１の出力回路9A-1は周知のラツチ回路11
-1で構成し、第２の出力回路9A-2は周知のラツチ回路11
-2とこの回路の後段に接続された反転回路12とで構成さ
れている。

演算処理回路6-1は動作判定の結果、第１のリレー要素
が動作の場合には“1"を、また不動作の場合には“0"を
バスBUSを介して第１の出力回路9A-1内のラツチ回路11-
1に書き込む。このラツチ回路11-1は書き込まれた“0"
または“1"を保持し第１の動作出力OP1として出力す
る。また、演算処理回路6-1は動作判定の結果、第２の
リレー要素が動作の場合には“0"を、また不動作の場合
には“1"をバスBUSを介して第２の出力回路9A-2内のラ
ツチ回路11-2に書き込む。このラツチ回路11-2は書き込
まれた“1"または“0"を保持し出力する。前記反転回路
12は前記ラツチ回路11-2に出力を入力とし、入力が“0"
のとき“1"を、入力が“1"のとき“0"を第２の動作出力
OP2として出力する。トリツプ回路10は前記第１の動作
出力OP1及び前記第２の動作出力OP2を入力し、これらが
両力とも“1"であつた場合にのみトリツプ出力TRIPを出
力する。

〔実施例の作用〕

次に本実施例の動作について説明する。演算処理回路6-
1において動作判定の結果、第１のリレー要素及び第２
のリレー要素がともに動作の場合、ラツチ回路11-1には
“1"が、ラツチ回路11-2には“0"が演算処理回路によつ
て書き込まれる。したがつて第１の動作出力は“1"とな
り、ラツチ回路11-2の出力“0"は反転回路12によつて反
転され第２の動作出力も“1"となる。その結果、トリツ
プ回路10の入力は両方とも“1"となるため、リレー出力
RYが出力される。ここで、もし第１のリレー要素及び第
２のリレー要素の少なくとも一方が不動作であつた場合
には第１の動作出力OP1及び第２の動作出力OP2の少なく
とも１方が“0"となるためトリツプ出力TRIPが出力され
ることはない。

〔実施例の効果〕

本実施例は上記のように構成されているので、第１又は
第２の出力回路のいずれかが不良になつた場合ばかりで
なくバスまたは演算処理回路が不良になり演算処理回路
から第１及び第２の出力回路への“1"または“0"の書き
込みが正しく行なわれなくなつても以下に述べる理由に
よりその不良によつて第１及び第２の出力回路がともに
第１及び第２の動作出力を出力しその結果トリツプ回路
が誤まつたトリツプ出力を出力するということがないた
め、１つの不良でただちに誤まつたトリツプ出力が出力
されるということがない高信頼度のデイジタル形保護継
電装置を提供することができる。

即ち、例えば第１の出力回路が不良となり第１の動作出
力“1"が出力されるようになつても第２の出力回路が正
常であれば第２の動作出力“0"は第２のリレー要素が動
作しないかぎり出力されないので、ただちに誤まつたト
リツプ出力が出力されることはない。また、第２の出力
回路が不良となつた場合も同様である。さらに例えば演
算処理回路またはバスが不良となり第１及び第２のリレ
ー要素の動作に関係なく第１及び第２の出力回路への書
き込みの際にはつねに“1"が書きこまれるようになつた
場合、第１の出力回路は第１の動作出力は誤まつて出力
されるが、第２の出力回路は第２の動作出力を出力しな
いため、この場合もトリツプ出力が出力されることはな
い。また、第１及び第２の出力回路へつねに“0"が書き
込まれるようになつた場合でも同様にトリツプ出力が出
力されることはない。さらに、バスが不良となり、演算
処理回路から第１又は第２の出力回路への“0"または
“1"の書き込みの際に他方の出力回路へ同時に書き込む
ようになつた場合においても第１及び第２の動作出力が
ともに出力されることは決してないためトリツプ出力が
出力されることはない。

第３図は、本発明の第２の実施例であり、この場合、演
算処理回路がバスBUSを介して周知のラツチ回路11-3及
び11-4に“1",“0"の組合せからなる２ビツト以上の符
号を書込み、ラツチ回路11-3,11-4は前記符号を保持及
び出力し、周知の第１及び第２の比較回路13-1,13-2は
前記ラツチ回路11-3,11-4の出力と互いに異なる第１及
び第２の符号データを比較し一致したときのみ第１及び
第２の動作出力を出力する構成となつている点が第２図
の第１の実施例と相違するのみで、第２図と同じように
第１及び第２の出力回路及びトリツプ回路のみを示し他
の部分は第１図と全く同様であり、第１図及び第２図の
構成と同一箇所には同一符号を附して、その詳細な説明
は省略する。

次に、本実施例の作用について説明すると、第１のリレ
ー要素が動作時には演算処理回路6-1がバスBUSを介して
ラツチ回路11-1に第１の符号を書き込む。この第１のラ
ツチ回路11-1によつて保持され第１の比較回路13-1によ
つてあらかじめ設定された第１の符号データと比較され
一致することにより第１の比較回路13-1が第１の動作出
力OP1を出力する。また第２のリレー要素が動作時には
演算処理回路6-1がバスBUSを介してラツチ回路11-2に第
２の符号を書き込み、この第２の符号はラツチ回路11-2
で保持され、第２の比較回路に入力されてあらかじめ設
定された第２の符号データと比較され一致することによ
り第２の比較回路から第２の動作出力OP2が出力され
る。そして第１の符号データと第２の符号データは異な
つたものとしてある。これら以外の動作は第２図の第１
の実施例と全く同じであるため、詳細な説明は省略す
る。

以上のような構成により、バスBUS、演算処理回路が不
良になつた場合でも、第１及び第２のリレー要素が不動
作にもかかわらず第１の出力回路へ第１の符号が書き込
まれかつ第２の出力回路へ第２の符号が書き込まれると
いうことは単一のハードウエア故障では生じ得ないた
め、第２図の第１の実施例と同様にきわめて高信頼度な
デイジタル形保護継電装置を提供することができる。

さらに、第１又は第２の出力回路9B-1，9B-2のいずれか
一方を第２図の実施例における第１又は第２の出力回路
9A-1，9A-2とおきかえても下記のような理由から同様の
効果が得られることが明らかである。

即ち、第１又は第２の出力回路9B-1，9B-2が第１又は第
２の動作出力を出力するためには演算処理回路6-1から
第１又は第２の符号が書き込まれる必要があるが、この
第１又は第２の符号は複数ビツトの“0"及び“1"の組合
せであるため、演算処理回路6-1及びバスBUSの単一の不
良で第１又は第２の符号が誤つて第１又は第２の出力回
路に書き込まれることは極めてまれであるためである。

第４図は本発明の第３の実施例である。第２図及び第３
図の第１及び第２の実施例においては、演算処理回路が
符号等を第１及び第２の出力回路へ書き込む際に使用す
るバスBUS上の信号のビツト位置については全く考慮し
ていないが、本実施例では第１又は第２のリレー要素が
動作時に演算処理装置が第１又は第２の出力回路9C‐
１，9C‐２へ“1"を書き込む際にバスBUS中の異なるビ
ツト即ち本実施例ではBUS_iとBUS_jを用いるようにしてい
る。この点以外は第１図の従来例と全く同様であり、第
２図及び第３図と同じように第１及び第２の出力回路及
びトリツプ回路のみを示し他の部分は第１図と全く同様
であり、同一箇所には同一符号を附してその詳細な説明
は省略する。

次に本実施例の作用については、演算処理回路6-1から
第１及び第２の出力回路9C-1，9C-2への“1"の書き込み
がバスBUS中の異なる信号線を介して行なわれること以
外は第１図の従来例と全く同じであるため説明は省略す
る。

以上のような構成により、第１の出力回路へ書き込む際
に用いる信号線と第２の出力回路へ書き込む際に用いる
信号線を分離したため、バスBUSの単一の不良により両
方の信号線が不良となることはまれであるので、第１及
び第２の出力回路の両方が第１及び第２の動作出力を出
すことはまれであるため、誤まつてトリツプ出力の出る
可能性の少ない高信頼度なデイジタル形保護継電装置を
提供できる。

以上の各実施例においては、入力とする系統情報が６量
の場合について述べているが、何量の場合であつてもよ
いことは当然である。またこれらの系統情報を入力する
方法としてダイレクトメモリアクセスによる方法をとつ
ているがこれに限らずデイジタル入力回路を介して読み
込む等どのような方法を用いてもよいことも明らかであ
る。

さらに、前記の第２の実施例で用いた第１及び第２の符
号は“1",“0"の組み合わせが互いに異なつていれば２
ビツト以上いかなるビツト幅でもよく、第１と第２の符
号をビツト幅が異なつてもよいことも明らかである。

また、第２の実施例において、第３の実施例で示したと
同様に、第１及び第２の符号を使用するバス中の信号線
を第１の符号と第２の符号で異なるようにすることによ
り、さらに誤まつたトリツプ出力の出る可能性を小さく
できることも明らかである。

また、上記各実施例においては、装置のイニシヤライズ
時のトリツプ出力については考慮していないが、以下に
述べるような方法により、イニシヤライズ時に不要なト
リツプ出力が出ることがないようにしてもよいことも明
らかである。即ち、例えば第２図の実施例において、イ
ニシヤライズ時にラツチ回路11-1はクリアし“0"を出力
するようにし、ラツチ回路11-2はプリセツトし“1"を出
力するようにするというように、イニシヤライズ時に
は、第１及び第２の出力回路内のラツチ回路をそれらの
入力にかかわらずクリアあるいはプリセツトし第１及び
第２の動作出力が出ないようにする方法や、第５図に示
すように、イニシヤライズ時に“0"となるイニシヤライ
ズ信号INITと第１の動作出力OP1を入力とし両方の入力
が“1"のときに出力が出る周知の第１のAND回路14-1と
イニシヤライズ信号INITと第２の動作出力OP2を入力と
し両方の入力が“1"のときに出力が出る周知の第２のAN
D回路14-2とを設け、前記第１及び第２のAND回路14-1,1
4-2の出力をトリツプ回路10に入力することにより、イ
ニシヤライズ時にはトリツプ回路10の入力をともに“0"
となりトリツプ出力を出なくする方法などがある。ここ
で第５図の各符号は第２図に対応しており、同一箇所に
は同一符号をつけてある。

さらに第３図の第２の実施例において、第１及び第２の
比較回路13-1,13-2の少なくとも一方は、符号が一致し
たとき“0"を出力するようにし、第２図と同じようにそ
の出力を入力とし論理を反転して出力する反転回路を設
け、この反転回路の出力を第１または第２の動作出力と
してもよいことは勿論である。

〔発明の効果〕

本発明によれば、出力回路，バス，演算処理回路に単一
の不良が生じても誤まつてリレー出力が出力されるとい
うことのない高信頼度のデイジタル形保護継電装置を提
供することができる。

【図面の簡単な説明】

第１図は従来のデイジタル形保護継電装置を示す構成
図、第２図〜第５図は本発明の実施例を示す構成図であ
る。 1-1〜1-6…入力変換回路 2-1〜2-6…サンプルホールド回路 ３…マルチプレクサ回路 ４…アナログ／デイジタル変換回路 ５…ダイレクトメモリアクセス回路６ ，6C…デイジタル演算処理装置 6-1,6C-1…演算処理回路 6-2…データメモリ 6-3…プログラムメモリ ７…整定回路８ ，8C…デイジタル処理回路9-1 ，9-2，9A-1，9A-2，9B-1，9B-2，9C-2…出力回路 10…論理積回路 11-1〜11-4…ラツチ回路 12…反転回路 13-1,13-2…比較回路 14-1,14-2…AND回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】第１のリレー要素と第２のリレー要素のAN
   D条件でトリツプ出力を出すデイジタル形保護継電装置
   において、前記第１のリレー要素と前記第２のリレー要
   素の動作判定を行なう演算処理回路と、前記演算処理回
   路が第１のリレー要素として動作した時に第１の判定結
   果を書き込まれ、第１の動作出力を生ずる第１の出力回
   路と、前記演算処理回路が第２のリレー要素として動作
   した時に第２の判定結果を書き込まれ、第２の動作出力
   を出力する第２の出力回路と、前記演算処理回路と前記
   第１及び第２の出力回路とを接続し前記第１及び第２の
   判定結果を伝送する複数の信号線で構成されるバスと、
   前記第１の動作出力と前記第２の動作出力とを入力とし
   前記第１の動作出力と前記第２の動作出力の両方が出力
   された場合にのみトリツプ出力を出力するトリツプ回路
   とを備え、前記第１の判定結果を前記第１の出力回路に
   書き込むときの符号と、前記第２の判定結果を前記第２
   の出力回路に書き込むときの符号とが異なることを特徴
   とするデイジタル形保護継電装置。
2. 【請求項２】演算処理回路が第１の判定結果を第１の出
   力回路に書き込むときの符号が“1"であり、第２の判定
   結果を第２の出力回路に書き込むときの符号が“0"であ
   ることを特徴とする特許請求の範囲第（１）項記載のデ
   イジタル形保護継電装置。
3. 【請求項３】演算処理回路が第１の判定結果を第１の出
   力回路に書き込むときの符号と、第２の判定結果を第２
   の出力回路に書き込むときの符号の少なくとも１つが
   “1"と“0"の組合せである２ビツト以上の符号であり、
   かつ同一の符号ではないことを特徴とする特許請求の範
   囲第（１）項記載のデイジタル形保護継電装置。
4. 【請求項４】演算処理回路が第１の判定結果を第１の出
   力回路に書き込むときに用いるバス上の信号線と、第２
   の判定結果を第２の出力回路に書き込むときに用いるバ
   ス上の信号線が異なることを特徴とする特許請求の範囲
   第（１）項記載のデイジタル形保護継電装置。