JPH0782712B2

JPH0782712B2 - ディジタル信号記録再生装置

Info

Publication number: JPH0782712B2
Application number: JP60224709A
Authority: JP
Inventors: 宏夫岡本; 寛之木村; 輝雄藤井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-10-11
Filing date: 1985-10-11
Publication date: 1995-09-06
Anticipated expiration: 2010-09-06
Also published as: JPS6286584A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はディジタル信号の記録再生に係り、特に回転ヘ
ッドを用いたテープレコーダに好適なディジタル信号記
録再生装置に関する。

〔発明の背景〕

音声をPCM信号に変換して磁気テープ上に記録再生するP
CM信号記録再生装置は、音声を高品質で記録することが
でき、コピーを行なっても品質が劣化しないという特長
がある。

このPCM信号記録再生装置の一方式として、特開昭59-16
111号に記載のような回転ヘッドを用いる方式がある。
この方式では、トラックピッチを狭くできるため記録密
度を高くすることができる。

このようなPCM信号記録再生装置では、PCM信号の記録ま
たは再生とA/D変換器からの入力またはD/A変換器への出
力を同時に行なう必要がある。入出力は、サンプリング
周期で常時行なう必要があり、記録再生は別の周期で行
なう必要がある。特に、再生時には再生信号に含まれる
ジッタ成分をRAMへの書込み時に吸収する必要がある。
さらに、記録時の誤り訂正符号の付加及び再生時の誤り
訂正も同時に行なう必要がある。そこで、従来は特開昭
59-16111号に記載のように２系統のRAMを用意し、記録
再生側と入出力側で交互に切換えて使用していた。

〔発明の目的〕

本発明の目的は、１系列のRAMで記録または再生を行な
うことのできるディジタル信号記録再生装置を提供する
ことにある。

〔発明の概要〕

本発明は、RAMのアクセススロットを２種類のスロット
に分け、第１のスロットで記録信号の読出しまたは再生
信号の書込みを行ない、第２のスロットでA/D変換器,D/
A変換器への入出力及び誤り訂正符号の付加，誤り訂正
を行なうことにより１系統のRAMで記録または再生を行
なう。

〔発明の実施例〕

以下、本発明の一実施例を第１図により説明する。

第１図は、入力端子28より入力される記録再生切換信号
によりPCM信号の記録または再生を行なうディジタル信
号記録再生装置である。まず、記録を行なう場合につい
て説明する。

記録時には、入力端子26より入力されたアナログ信号が
A/D変換器25によりPCM信号に変換される。なお、入力信
号は他のPCM信号再生装置より出力されるPCM信号あるい
はPCM信号以外のディジタル信号であってもよい。この
場合にはA/D変換器25は不用である。これは出力時も同
様である。A/D変換器25により変換されたPCM信号は、バ
スライン20を通してRAM21に書込まれる。この時のRAM21
の書込みアドレスは入出力アドレス生成回路17により生
成される。なお、RAM21へのPCM信号の書込み時に、同時
に誤り補正回路23を通してD/A変換器24に入力すること
により、出力端子27より記録信号のモニタを行なうこと
ができる。この時には、誤り補正回路23は動作しないよ
うに制御しておけばよい。

RAM21に書込まれたPCM信号は、訂正アドレス生成回路16
で生成されるアドレスに従って読出され、バスライン20
を通して誤り訂正回路22に入力されて誤り訂正符号の生
成が行なわれる。すなわち、誤り訂正回路22では、記録
時には誤り訂正符号の生成が行なわれ、再生時には誤り
訂正符号によって再生信号中の誤りの訂正を行なう。誤
り訂正回路22では、入力されたPCM信号に基づいて誤り
訂正符号を生成し、生成された誤り訂正符号をRAM21に
書込む。

誤り訂正符号の生成が行なわれた後に、RAM21に記憶さ
れているPCM信号及び誤り訂正符号は記録再生アドレス
生成回路11で生成されるアドレスに従って読み出され、
バスライン20及びインターフェース回路６を通して記録
回路５に入力される。記録回路５では、同期信号，制御
信号等の付加及び変調が行なわれる。そして，記録アン
プ４によって増幅された後に回転ヘッド２によって磁気
テープ１上に記録される。回転ヘッド２は、シリンダ上
に180°対向して取付けられたA,B2個のヘッドによって
構成されている。磁気テープ１はシリンダに巻付けられ
ており、巻付け角は通常180°以下、例えば90°であ
る。そして、ヘッドが磁気テープ上にきた時に信号が記
録される。

タイミング生成回路15は発振回路14で発振されるクロッ
クによって各部の制御を行なうタイミング信号を発生す
る。発振回路14の発振周波数は、PCM信号のサンプリン
グ周波数の整数倍に選ばれる。発振回路10では記録信号
の伝送レートに対応した周波数のクロックが発振され
る。そして、このクロックに従ってPCM信号及び誤り訂
正符号を順次記録していく。切換回路18,19はRAM21のア
ドレスを切換えるものである。また、サーボ回路13は回
転ヘッド２の回転位相の制御を行なう。位置検出回路12
はシリンダの位置を示す基準信号によりシリンダの位相
を検出する。そして、この基準信号に従って記録のタイ
ミングを決定する。

第２図は磁気テープ１上の記録パターンである。30は１
本のトラックを示している。１トラックには、PCM信号
及び誤り訂正符号が複数個のブロック，例えば128ブロ
ックに分割されて記録されている。第３図は１ブロック
の構成である。31は同期信号,32はPCM信号に関連した制
御信号,33は何番目のブロックであるかを示すブロック
アドレス,34はPCM信号及び誤り訂正符号である。

第４図は、記録時のPCM信号の入力，誤り訂正符号の生
成及び記録のタイミングを示している。35はA/D変換器2
5よりRAM21への書込みタイミング,36は誤り訂正符号の
生成のタイミング,37はサーボ回路13の基準信号,38は回
転ヘッド２の位置検出信号,39はRAM21より記録回路５へ
の読出しタイミング,40は磁気テープへの記録タイミン
グである。35,36,39における数字はRAM21の記憶領域を
示している。すなわちRAM21は４トラック分のRCM信号及
び誤り訂正符号を記憶する容量を持っており、それぞれ
第１の領域，第２の領域，第３の領域，第４の領域とし
ている。また、40におけるA,Bは記録するヘッドを示し
ている。A/D変換器25よりRAM21への書込みは、サンプリ
ング周波数に応じた一定の周期で行なわれる。例えば、
PCM信号のサンプリング周波数を48KHzとし,2チャンネル
のPCM信号を記録するとすると、約10μsecに１回書込み
を行なう必要がある。ここで、RAM21のアクセス周波数
をサンプリング周波数の64倍，すなわち3.072MHzとし，
量子化ビット数16ビットのPCM信号を８ビット単位で書
込むとすると,32回のアクセスに２回の割合で書込みを
行なう必要がある。A/D変換器25よりRAM21への書込み
は、35に示すように回転ヘッドの１回転（360°）で第
１及び第２の領域へ書込み、次の１回転で第３及び第４
の領域へ書込まれる。この時、36に示すように前の回転
で第１及び第２の領域へ書込まれたPCM信号に対して誤
り訂正符号の生成が行なわれる。第３及び第４の領域に
書込まれたPCM信号についても，同様に次の１回転で誤
り訂正符号の生成が行なわれる。誤り訂正符号の生成が
行なわれた後に,PCM信号及び誤り訂正符号は39のタイミ
ングでRAM21より読出され,40のタイミングで磁気テープ
１上に記録される。記録のタイミングは位置検出信号38
を基準として決められる。位置検出信号38は，回転ヘッ
ドが０°の位置（ヘッドＡが磁気テープ１上を走査し始
める位置）を示している。サーボ回路13ではタイミング
生成回路15によって生成された基準信号37の立下りと位
置検出信号38が一致するように回転ヘッド２の回転位相
を制御する。そして、記録再生アドレス生成回路11では
位置検出信号38を基準として記録タイミングを決定し、
RAM21よりPCM信号及び誤り訂正符号の読出しを行なう。
この読出しは、発振回路10で発振される記録レートに対
応した周波数で行なわれる。なお、位置検出信号38の位
置は、０°以外の位置であってもよい。また、誤り訂正
符号の生成のタイミング36と記録時の読出しタイミング
39が一部重なっているが、誤り訂正符号の生成の順序と
記録の順序を一致させておけば、記録時には既に記録す
るPCM信号に対する誤り訂正符号の生成を終わっている
ため問題ない。

第５図は、切換回路19の切換タイミング，すなわち記録
のためのPCM信号及び誤り訂正符号の読出しとA/D変換器
25よりのRAM21への書込み及び誤り訂正符号の生成の切
換タイミングである。41は切換回路19の制御信号,42はR
AMのスロットである。ここで、制御信号41が“1"の時に
切換回路18を選択し、“0"の時に記録再生アドレス生成
回路11を選択するとする。すなわち、スロット43ではA/
D変換器25よりRAM21への書込み及び誤り訂正符号の生成
を行ない，スロット44では記録のためのRAM21からのPCM
信号及び誤り訂正符号の読出しを行なう。

第６図は、切換回路18の切換タイミング，すなわち、A/
D変換器25よりRAM21への書込みと誤り訂正符号の生成の
切換タイミングである。45は切換回路８の制御信号であ
り、“1"の時に入出力アドレス生成回路17を選択し，
“0"の時に訂正アドレス生成回路16を選択する。前述の
ように、PCM信号の書込みは、64スロットに２スロット
の割合で行なえばよい。スロット43について見ると、16
スロットに２スロットの割合で行なえばよい。本実施例
では、後述する再生時との兼用を考えて、A/D変換器25
よりRAM21へのPCM信号の書込みに16スロットの内の４ス
ロットを割当てている。そして、残りの12スロットで誤
り訂正符号の生成，すなわち、RAM21と誤り訂正回路22
との間のデータの転送を行なう。

第７図はインターフェース回路６の動作タイミングであ
る。46は記録回路５に入力される記録データのタイミン
グである。数字はデータの番号を示している。記録回路
５では、予め設定されている伝送レートでデータの記録
を行なう。RAM21のアクセス速度は、この記録伝送レー
トに対して２倍以上の速度となるように設定する。本実
施例では、記録伝送レートを約1MHzとしており、RAMの
アクセス速度（3.072MHz）が約３倍となるようにしてい
る。インターフェース回路６では、スロット44でRAM21
より読出されたPCM信号及び誤り訂正符号が46で示すよ
うな記録伝送レートになるようにデータレートの交換を
行なう。

第８図はインターフェース回路６の構成例である。55〜
59はラッチ回路,60はアンド回路,61はインバータであ
る。また、50はRAM21から読出されたデータの入力端子,
51はスロットの切換信号41の入力端子,52は読出し要求
信号の出力端子,53は記録回路５へのデータの出力端子,
54は記録伝送レートに同期したクロックの入力端子であ
る。以下，第９図のタイミング図に従って第８図のイン
ターフェース回路の動作を説明する。ラッチ回路56で
は、入力端子54より入力されるクロック66によってデー
タを順次ラッチして出力端子53より出力する。したがっ
て、ラッチ回路56でラッチする時に記録データがRAM21
より読出されているように読出しを制御する。ラッチ回
路56でデータをラッチした時ラッチ回路58の出力信号65
は“1"となる。この出力信号65をラッチ回路59でラッチ
し、アンド回路60でラッチ回路59の出力と入力端子51よ
り入力されるスロットの切換信号41の論理積によりラッ
チ回路55のラッチクロック64を生成する。ラッチ回路55
ではラッチクロック64の立上りでRAM21より読出された
データをラッチする。63はラッチ回路55の出力を示して
いる。ラッチ回路55でデータをラッチした時，ラッチ回
路57の出力が“1"となり、ラッチ回路58をクリアし，出
力信号65を“0"にする。また，ラッチクロック64はイン
バータ61で反転され、出力端子52より出力される読出し
要求信号62を生成する。記録再生アドレス生成回路11で
は、読出し要求信号62が“1"になるとRAM21のアドレス
を１つ進め，次のデータをRAM21より読出す。このよう
にして、第７図に示したデータレートの変換を行なう。

以上述べたように、RAM21における記録時の記録信号の
読出しとA/D変換器よりのPCM信号の書込み及び誤り訂正
符号の付加に専用のRAMスロットを割当てることによ
り、１系統のRAMでPCM信号の記録を行なうことができ
る。

次に、第１図のPCM信号記録再生装置において再生を行
なう場合について説明する。

再生時には、入力端子28より入力される記録再生切換信
号により、切換回路３が再生側に切換えられ、回転ヘッ
ド２によって再生された再生信号は再生アンプ７によっ
て増幅及び波形等化が行なわれた後に再生回路８に入力
される。なお、記録再生切換信号は,RAM21の動作タイミ
ングの切換，誤り訂正回路22の動作の切換及びA/D変換
器25の動作の禁止も行なう。

再生回路８では、PCM信号及び誤り訂正符号の復調及び
同期信号，制御信号の検出を行なう。再生回路８で復調
されたPCM信号及び誤り訂正符号は，インターフェース
回路９及びバスライン20を介してRAM21に書込まれる。
書込み時のRAM21のアドレスは，再生回路８で検出され
た同期信号及び制御信号中のブロックアドレスを基準と
して記録再生アドレス生成回路11で生成する。

RAM21に書込まれたPCM信号及び誤り訂正符号は、訂正ア
ドレス生成回路16で生成されるアドレスに従って読出さ
れ、バスライン20を通して誤り訂正回路22に入力されて
誤り訂正が行なわれる。誤り訂正回路22で訂正されたPC
M信号は、再びRAM21に書込まれる。

誤り訂正が行なわれたPCM信号は，入出力アドレス生成
回路17で生成されるアドレスに従ってRAM21より読出さ
れ，バスライン20を通して誤り補正回路23に入力され
る。誤り補正回路23では、誤りできなかった誤りについ
て、前後の値の平均値で置き換える平均値補間等の誤り
補正を行ない,D/A変換器24に出力する。そしてD/A変換
器24でアナログ信号に変換して出力端子27より出力す
る。なお、再生されたPCM信号は，アナログ信号に変換
せずに、そのまま他のPCM機器に出力してもよい。

記録再生アドレス生成回路11,訂正アドレス生成回路16
及び入出力アドレス生成回路17におけるアドレスの生成
は、記録時に生成させるアドレスと再生時に生成される
アドレスが同じであるため、記録時と再生時で同一回路
を共用することができる。

第10図は、再生時の信号の再生，誤り訂正及びPCM信号
の出力のタイミングを示している。70は磁気テープ１よ
りの再生タイミング,71は再生回路８よりRAM21への書込
みタイミング,72は誤り訂正タイミング,73はRAM21より
誤り補正回路23への読出しタイミングである。磁気テー
プ１よりの信号の再生は，基準信号37と同期して行なわ
れる。そして，タイミング71でRAM21の第１から第４の
領域の順次書込まれる。RAM21に書込まれた再生信号に
ついて、タイミング72で誤り訂正を行なう。なお，再生
信号の書込みと誤り訂正のタイミングが一部重なってい
るが，再生の順序と誤り訂正の順序を一致させておけば
問題ない。誤り訂正が行なわれたPCM信号は、次の回転
ヘッドの１回転（360°）で出力される。

切換回路18及び19の切換タイミングは記録時と同一でよ
い。すなわち，第５図のスロット43で誤り訂正及びRAM2
1より誤り補正回路23へのPCM信号の読出しを行ない、ス
ロット44で再生信号のRAM21への書込みを行なう。スロ
ット43では、第６図に示すように、16スロットの内の４
スロットをPCM信号の読出しに、12スロットを誤り訂正
時のRAM21と誤り訂正回路22との間のデータの転送に割
当てる。PCM信号の読出しは、１回の読出しで、１ワー
ド16ビットのPCM信号の上位８ビット，下位８ビット及
び読出したPCM信号が誤っているかどうかを示す２個の
フラグの４個のデータを読出す。すなわち１回の読出し
でRAM21を４回アクセスする。

第11図はインターフェース回路９の動作タイミングであ
る。74は再生回路８より出力される再生データのタイミ
ングであり、再生伝送レートは記録時と同様に約1MHzで
ある。第11図に示すように、再生時には記録時の第７図
の変換の逆の変換を行なう。

第12図はインターフェース回路９の構成例である。84〜
88はラッチ回路,89はバッファである。また、80は再生
回路８から出力された再生データ74の入力端子,81は再
生データに同期した再生クロックの入力端子,82はRAM21
へのデータの出力端子,83はスロットの切換信号41の入
力端子である。以下，第13図のタイミング図に従って第
12図のインターフェース回路の動作を説明する。ラッチ
回路84では、入力端子80より入力された再生データ74を
入力端子81より入力された再生クロック90でラッチす
る。91はラッチ回路84の出力を示している。ラッチ回路
84でデータをラッチした時，ラッチ回路86の出力信号92
は“1"となる。この出力信号92をラッチ回路88でスロッ
ト切換信号41によりラッチし、アンド回路60でラッチ回
路88の出力とスロット切換信号41の論理積によりラッチ
回路85のラッチクロック93を生成する。94はラッチ回路
85の出力を示している。ラッチ回路85でデータをラッチ
した時，ラッチ回路87の出力は“1"となり、ラッチ回路
86をクリアし、出力信号92を“0"にする。バッファ89
は，スロット切換信号41が“0"の時，すなわち、スロッ
ト44の時にラッチ回路85にラッチされている再生データ
を出力端子82よりRAM21に出力する。このようにして、
第11図に示したデータレートの変換を行なう。

以上述べたように、RAM21における再生時の再生信号の
書込みと誤り訂正及びPCM信号の出力に専用のRAMスロッ
トを割当てることにより１系統のRAMでPCM信号の再生を
行なうことができる。また、記録時と再生時でRAMアド
レス生成回路を共用することができる。

なお、切換回路18及び19は、１個の３入力の切換回路を
用いてもよい。

第14図は本発明のディジタル信号再生装置の一実施例で
ある。動作は第１図の回路の再生時と同じである。すな
わち，第１図のディジタル信号記録再生装置より記録回
路及びA/D変換器を取除くことによって再生専用回路を
構成することができる。また、記録専用回路も同様に再
生回路及び誤り補正回路,D/A変換器を取除くことによっ
て構成できる。

第15図は、本発明のディジタル信号記録再生装置におい
てPCM信号の他にタイムコード等のサブコードを記録再
生する場合の一実施例である。100はサブコードアドレ
ス生成回路,101は切換回路,102はサブコード入出力回路
である。

記録時には、入出力端子103よりサブコードが入力さ
れ、サブコード入出力回路102を介してRAM21に書込まれ
る。この時の書込みアドレスは、サブコードアドレス生
成回路11によって生成される。そして、PCM信号及び誤
り訂正符号と共にRAM21より読出されて磁気テープ１上
に記録される。サブコードのRAM21への書込みは、スロ
ット44の空いている時間を利用すればよい。スロット44
はRAM21より記録回路５へのデータの読出しに用いられ
ているが、ヘッドＡまたはＢが磁気テープ１に接してい
ない90°の間は読出しは行なわれない。そこで，この時
間にサブコードのRAM21への書込みを行なうことができ
る。第16図は，サブコード入力のタイミングを示してい
る。104は切換回路101の制御信号である。制御信号104
が“0"の時には，切換回路101は記録再生アドレス生成
回路11を選択し、データの記録を行ない，制御信号104
が“1"の時には，切換回路101はサブコードアドレス生
成回路100を選択し，サブコードのRAM21への書込みを行
なう。

再生時には,RAM信号及び誤り訂正符号と共に磁気テープ
１より再生され,RAM21に書込まれているサブコードをサ
ブコードアドレス生成回路100で生成されるアドレスに
よって読出し，サブコード入出力回路102を介して入出
力端子103より出力する。サブコードの読出しタイミン
グは、記録時と同様にスロット44の空いている時間を利
用すればよい。

RAM21のサブコードを記憶する領域は、専用の領域を用
いてもよいが、誤り訂正符号を記憶する領域を用いるこ
ともできる。例えば,RAM21の第１または第２の領域を用
いて記録再生を行なっている時、第３及び第４の領域で
はPCM信号の入力または出力を行なっている。すなわ
ち、第３及び第４の領域では誤り訂正符号を付加する前
のPCM信号を書込んでいるが、誤り訂正後のPCM信号を読
出している。したがって、第３または第４の領域の誤り
訂正符号を記憶する領域にサブコードを記憶しておいて
も問題ない。このようにすることにより,RAM21の記憶容
量を増加することなくサブコードを記憶することができ
る。

なお、第15図の回路の切換回路18,19,101は、４入力の
１個の切換回路を用いてもよい。

以上述べたように，第15図の回路によれば,1系統のRAM
のみによって,PCM信号と同時にPCM信号に関連したタイ
ムコード等のサブコードも記録再生することができる。

〔発明の効果〕

本発明によれば、１系統のRAMでディジタル信号の記録
再生を行なうことができる。また，サブコードの記録再
生にも対応することができる。

【図面の簡単な説明】

第１図は本発明のディジタル信号記録再生装置の一実施
例の構成図、第２図は磁気テープ上の記録パターン図、
第３図はブロック構成図、第４図は記録時のタイミング
図、第５図は切換回路19のタイミング図、第６図は切換
回路18のタイミング図、第７図はインターフェース回路
６のデータ変換を示す図、第８図はインターフェース回
路６の一構成例を示す図、第９図は第８図の回路のタイ
ミング図、第10図は再生時のタイミング図、第11図はイ
ンターフェース回路９のデータ変換を示す図、第12図は
インターフェース回路９の一構成例を示す図、第13図は
第12図の回路のタイミング図、第14図は本発明のディジ
タル信号再生装置の一実施例の構成図、第15図は本発明
のディジタル信号記録再生装置の他の一実施例の構成
図、第16図は第15図の回路の記録時のタイミング図であ
る。５……記録回路 6,9……インターフェース回路８……再生回路 10,14……発振回路 11……記録再生アドレス生成回路 15……タイミング生成回路 16……訂正アドレス生成回路 17……入出力アドレス生成回路 18,19……切換回路 21……RAM 22……誤り訂正回路 23……誤り補正回路 24……D/A変換器 25……A/D変換器 100……サブコードアドレス生成回路 101……切換回路 102……サブコード入出力回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭59−215013（ＪＰ，Ａ) 特開昭60−79564（ＪＰ，Ａ) 特開昭55−70920（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】ディジタル信号の入出力を行なうディジタ
ル信号入出力回路と、前記ディジタル信号を記憶しておく記憶回路と、前記記憶回路の書込み、読出しの制御を行なう制御回路
と、前記ディジタル信号への誤り訂正符号の付加または前記
ディジタル信号中の誤りの訂正を行なう誤り訂正回路
と、前記ディジタル信号に関連したサブコード信号の入出力
を行なうサブコード入出力回路と、前記ディジタル信号、誤り訂正符号及びサブコード信号
の記録媒体への記録または前記記録媒体よりの再生を行
なう記録再生回路よりなるディジタル信号記録再生装置
において、前記制御回路は、前記ディジタル信号の入力または出力するタイミングに
応じて前記ディジタル信号入出力回路からの書込みまた
は前記ディジタル信号入出力回路への読出しを制御する
ディジタル信号入出力制御回路と、所定のタイミングで前記誤り訂正符号の付加または誤り
訂正のための前記誤り訂正回路への読出しまたは前記誤
り訂正回路からの書込みを制御する誤り訂正制御回路
と、前記記録媒体への記録または再生を行うタイミングで前
記ディジタル信号、誤り訂正符号及びサブコード信号の
前記記録再生回路への読出しまたは前記記録再生回路か
らの書込みを制御する記録再生制御回路と、前記ディジタル信号入出力制御回路、誤り訂正制御回路
及び記録再生制御回路において前記記憶回路への書き込
みまたは読出しが行われていない時に前記サブコード信
号の前記サブコード信号入出力回路からの書込みまたは
前記サブコード信号入出力回路への読出しを行うサブコ
ード信号入出力制御回路と、よりなることを特徴とするディジタル信号記録再生装
置。
【請求項２】特許請求の範囲第１項記載のディジタル信
号記録再生装置において、前記制御回路は、前記サブコ
ード信号を、前記記憶回路上の前記誤り訂正符号を記憶
する領域と同一の領域に記憶するように制御することを
特徴とするディジタル信号記録再生装置。
【請求項３】特許請求の範囲第１項または第２項記載の
ディジタル信号記録再生装置において、前記記憶回路の
アクセスサイクルを前記記録媒体への記録または再生時
のバイト単位での伝送レートの２倍以上にすることを特
徴とするディジタル信号記録再生装置。