JPH0782756B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は内部に昇圧回路が設けられ、この昇圧電圧を
用いて外部から供給される高電圧の出力制御を行なうよ
うにした半導体集積回路に関する。

（従来の技術） 不揮発性半導体記憶装置、特に浮遊ゲート構造を有する
二重ゲート型の不揮発性メモリ素子をメモリセルとして
用いるEPROMは、データの再書込みが可能であることか
ら、マイクロコンピュータ・システムを始めとする種々
のシステムに利用されている。二重ゲート型の不揮発性
メモリ素子はよく知られているように、浮遊ゲートと制
御ゲートの二つのゲート電極を持つ。そして、浮遊ゲー
トに電子が注入されている状態であればその閾値電圧が
高くされているので、制御ゲートに高レベルの電圧、例
えば5Vを印加してもメモリ素子は導通しない。他方、浮
遊ゲートに電子が注入されていず中性状態であれば、閾
値電圧は元の低い値のままであり、制御ゲートに高レベ
ルの電圧を印加すればメモリ素子は導通する。このよう
に制御ゲートに高レベル電圧を印加したときのメモリ素
子の導通、比導通状態をデータの“1"、“0"に対応させ
ることによってデータの記憶がなされる。また、“0"デ
ータの書き込みは浮遊ゲート及びドレインに通常の電源
電圧（5V）よりも十分に高い電圧、例えば12.5V〜21Vの
電圧を印加することにより行なわれる。このような高電
圧を印加することで、ドレイン近傍のチャネル領域でイ
ンパクト・アイオナイゼーション（Impact Ionizatio
n）が発生し、これによって生じる電子、正孔対のうち
の電子が浮遊ゲートに注入される。いったん浮遊ゲート
に注入された電子は消去動作が行なわれない限り浮遊ゲ
ートに残されているので、記憶データは不揮発的に保持
されることになる。

第９図は上記のような不揮発性メモリ素子をメモリセル
として用いた一般的なEPROMの概略的な構成を示す回路
図である。図において、WL1〜WLmは行デコーダ101から
のデコード出力が供給される行線であり、COL1〜COLnは
列デコーダ102からのデコード出力が供給される列選択
線である。上記ｎ本の列選択線COL1〜COLnにはｎ個の列
選択トランジスタC1〜Cnそれぞれのゲートが接続されて
おり、これらの列選択トランジスタC1〜Cnは対応する列
選択線COL1〜COLnの信号で駆動される。上記列選択トラ
ンジスタC1〜Cnそれぞれの一端はノード103に共通に接
続されており、各他端は上記行線WL1〜WLmと交差するよ
うに設けられたｎ本の列線BL1〜BLnそれぞれに接続され
ている。さらに上記行線WL1〜WLmと列線BL1〜BLnとが交
差する位置には、浮遊ゲート及び制御ゲート構造を有す
る二重ゲート型のMOSトランジスタで構成されたメモリ
セルM11〜Mmnが設けられている。これらメモリセルM11
〜Mmnの各制御ゲートは対応する行線WL1〜WLmに接続さ
れ、各ドレインは対応する列線BL1〜BLnに接続され、全
てのソースは所定電圧の印加点、例えば0Vのアース電圧
VSに接続されている。また、上記ノード103にはMOSトラ
ンジスタ104のソースが接続されている。このトランジ
スタ104のドレインは外部プログラム電圧VPに接続さ
れ、ゲートはデータ書込み回路105の出力ノードに接続
されている。上記データ書込み回路105は、プログラム
するデータ“1"、“0"に応じてVS電圧もしくは高電圧に
設定される書込みデータDINを出力する。また、上記ノ
ード103にはセンスアップ回路106が接続されており、デ
ータの読出し時にノード103に電位に応じたデータがこ
のセンスアンプ回路106で検出される。

上記構成でなるEPROMにおいて、１個のメモリセル、例
えばM11にデータ“0"を書き込むときには、データ書込
み回路105から出力される信号DINが高電圧にされ、かつ
列デコーダ102のデコード出力により列選択線COL1が高
電圧にされる。DINが高電圧となることによりトランジ
スタ104が導通し、かつ列選択線COL1が高電圧となるこ
とにより列選択トランジスタC1が導通し、外部プログラ
ム電圧VPが列線BL1に出力される。このとき、行デコー
ダ101のデコード出力により行線WL1が高電圧にされ、選
択されたメモリセルM11の制御ゲートとドレインに共に
高電圧が印加される。これにより前記のようなインパク
ト・アイオナイゼーションによる電子がメモリセルM11
の浮遊ゲートに注入され、データ“0"の書き込みが行な
われる。他方、メモリセルM11にデータ“1"を書き込む
ときには、データ書込み回路105から出力されるDINが0V
のVSにされる。このとき、トランジスタ104は非導通状
態にされるので、列線BL1には外部プログラム電圧VPは
出力されない。従って、選択メモリセルM11の浮遊ゲー
トは中性状態を保つ。

ところで、最近では高集積化を図るため上記のような不
揮発性メモリ素子は微細化が進み、この微細化に伴い、
外部プログラム電圧VPも低電圧化している。従ってプロ
グラム時間の短縮と動作マージンを考慮して、プログラ
ム効率の高いアバランシェ領域でデータを書き込むこと
が一般的となっている。

第10図は、上記第９図のEPROMにおいて、MOSトランジス
タ104及びMOSトランジスタＣそれぞれのゲートに高電圧
が、メモリセルM11の制御ゲートにプログラム用の高電
圧が印加されるときのメモリセル11の書き込み特性（ド
レイン電圧VD−ドレイ電流ID特性）を示す図である。第
10図中の曲線ａはメモリセルM11のドレイン電圧のドレ
イン電流依存性を示し、直線ｄは上記条件におけるMOS
トランジスタ104とMOSトランジスタC1からなる負荷回路
の負荷特性を示し、このときの書き込みは曲線ａと直線
ｄとが交差する点Ａにおけるドレイン電圧及びドレイン
電流で行なわれる。ところで、メモリセルM11のチャネ
ル長は製造工程上、ある範囲内で必ずばらつきが生じる
ことが知られている。そして、チャネル長が規定値より
も長くなったときのメモリセルM11のドレイン電圧のド
レイン電流依存性は曲線ｂとなり、チャネル長が規定値
よりも短くなったときは曲線ｃとなる。チャネル長が長
くなったときの書き込みの動作点は曲線ｂと直線ｄとが
交差する点Ｂとなる。従って、この場合にはアバランシ
ェ領域での書き込みは困難となり、書き込みマージンが
低下する。他方、チャネル長が短かくなったときの書き
込み時の動作点は曲線ｃと直線ｄとが交差す点Ｃとな
る。この場合には十分アバランシェ領域で書き込みが行
なわれるが、ドレイン電流が大幅に増加してしまう。従
って、メモリセルのチャネル長にばらつきが発生したと
きにも安定した書き込みが行なえ、かつドレイン電流の
値がほぼ一定となるようにするためには、書き込み時の
動作点をほぼ同じにする必要があり、このためには例え
ば直線ｅのように負荷特性の傾きを小さくすればよいこ
とになる。そのためには、MOSトランジスタ104及びMOS
トランジスタＣそれぞれのゲートには外部プログラム電
圧VPよりも昇圧された高電圧を印加し、各トランジスタ
で閾値電圧による電圧降下を発生させないようにするこ
とが一般的となっている。

ところで、従来のEPROMはＮチャネルMOSプロセスを用い
たＮチャネル単一構成のものが一般的であったが、ハン
ドヘルド・コンピュータに代表されるマイクロコンピュ
ータでは低消費電力化が進むにつれ、CMOS化が行なわれ
ている。第11図は上記のような昇圧電圧を用いる従来の
CMOS構成のEPROMにおける、前記列デコーダ102（第９図
に図示）の１本の列選択線COLiに関係した構成を示す回
路図である。例えば5Vにされた通常の読み出し電圧VCと
0Vのアース電圧VSとの間に挿入されたＰチャネルMOSト
ランジスタ111及びＮチャネルMOSトランジスタ112から
なるCMOSインバータ113の入力ノードには図示しない列
プリデコーダからの信号INが供給される。上記CMOSイン
バータ113の出力ノードはゲートに電圧VCが常時印加さ
れているＮチャネルMOSトランジスタ114の一端に接続さ
れており、このMOSトランジスタ114の他端はＰチャネル
MOSトランジスタ115及びＮチャネルMOSトランジスタ116
からなるCMOSインバータ117の入力ノードに接続されて
いる。このCMOSインバータ117の出力ノードは対応する
列選択線COLiに接続されている。また、上記インバータ
117内のＮチャネルMOSトランジスタ116のソースはアー
ス電圧VSに接続されている。さらに上記インバータ117
の入力ノードにはゲートが対応する列選択線COLiに接続
されたＰチャネルMOSトランジスタ118のドレインが接続
されている。

121は前記外部プログラム電圧VPを昇圧してVPよりも高
い電圧VHを出力する昇圧回路である。この昇圧回路121
で得られた高電圧VHは電圧VCとともに電圧切替回路122
に供給される。この電圧切替回路122はデータのプログ
ラム時には高電圧VHを、データ読み出し時には電圧VCを
切替出力する。そしてこの電圧切替回路122からの出力
電圧は上記ＰチャネルMOSトランジスタ115及び118のソ
ースにそれぞれ供給される。

このような回路において、データプログラム時に上記電
圧切替回路122からは高電圧VHが出力される。そしてい
ま、信号INが“1"レベル（5V）にされた場合、インバー
タ113の出力信号は“0"レベル（0V）になり、これに伴
ってインバータ117の入力ノードも“0"レベルになる。
このとき、インバータ117内のＰチャネルMOSトランジス
タ115が導通し、ＮチャネルMOSトランジスタ116は非導
通状態になる。これにより電圧切替回路122からの高電
圧VHが列選択線COLiに出力される。このとき、この高電
圧VHはＰチャネルMOSトランジスタ118のゲートに供給さ
れるため、このトランジスタ118は非導通状態のままで
ある。

データプログラムの時に信号INが“0"レベルにされた場
合、インバータ113の出力信号は“1"レベルになる。こ
のとき、ＮチャネルMOSトランジスタ114を介してインバ
ータ117の入力ノードがほぼ5Vになり、インバータ117内
のＰチャネルMOSトランジスタ115は非導通状態、Ｎチャ
ネルMOSトランジスタ116は導通状態となり、列選択線CO
Liには0Vの電圧VSが出力される。このとき、Ｐチャネル
MOSトランジスタ118のゲートもアース電圧となり、この
トランジスタ118が導通して高電圧VHがインバータ117の
入力ノードに供給される。これによりインバータ117内
のＰチャネルMOSトランジスタ115は十分に非導通状態と
なり、高電圧VHから列選択線COLiへの電流流出が防止さ
れる。このとき、ＮチャネルMOSトランジスタ114の一端
はインバータ113の出力により5Vにされており、そのゲ
ートは常時5Vにされているので、このトランジスタ114
は非導通状態になる。このため、このトランジスタ114
を介して高電圧VHがインバータ113に印加される恐れは
ない。

データの読み出し時には上記電圧切替回路122から電圧V
Cが出力されるので、このときは信号INのレベルに対応
して5Vの電圧VCもしくは0Vのアース電圧VSが対応する列
選択線COLiに出力される。

ところで、上記第11図のような構成の列デコーダが設け
られた従来のEPROMは、データのプログラム時に高電圧
を使用するため、CMOS構成にしたことによりラッチアッ
プ現象が誘発し易くなるという問題がある。このラッチ
アップ現象とは、例えばＰ型基板内に形成されたＮチャ
ネルMOSトランジスタによる寄生NPNトランジスタと、Ｎ
ウエル領域内に形成されたＰチャネルMOSトランジスタ
による寄生PNPトランジスタとで寄生サイリスタが構成
され、この寄生サイリスタが高電圧によりトリガされる
ことによって導通し、電源間に直流貫通電流が発生する
現象をいう。このラッチアップ現象の発生を防止するた
めには高電圧系回路、例えば第11図回路における昇圧回
路、121、電圧切替回路122、ＰチャネルMOSトランジス
タ118、CMOSインバータ117などを構成するＰチャネル及
びＮチャネルMOSトランジスタそれぞれに高耐圧化構造
を採用する必要がある。この高耐圧化構造トランジスタ
は例えばＰチャネルの場合、第12図の断面図に示すよう
に構成されている。すなわち、Ｎウエル領域131内には
Ｐ型高濃度領域からなるソース132及びドレイン133が設
けられ、両領域132,133間のチャネル134上にはゲート13
5が設けられている。そして高耐圧化を図るために、ド
レイン133のチャネル134と接する側に低濃度Ｐ型領域13
6が設けられている。このような構造はいわゆるLDD構造
として知られている。ところが、このLDD構造トランジ
スタは通常のものに比べて素子面積が広く必要である。
さらにＰ型基板を用いてＰチャネルMOSトランジスタを
構成する場合、このＰチャネルMOSトランジスタはＮウ
エル領域内に形成されるものであるが、そのときにＮウ
エル領域はそのソースと同一電位に設定する必要があ
る。このため、高耐圧化されたＰチャネルMOSトランジ
スタのＮウエル領域は高耐圧化する必要のないＰチャネ
ルMOSトランジスタのＮウエル領域とは独立して設けな
ければならない。かつリーク電流の発生を極力押さえる
ため、高電圧が印加されるＰチャネルMOSトランジスタ
のＮウエル領域を他の内部素子とは十分な距離だけ離さ
なければならない。

（発明が解決しようとする問題点） このように、従来ではラッチアップの発生を防止するた
めにＰチャネル及びＮチャネル両方のMOSトランジスタ
に高耐圧化構造を採用することにより全体の面積が大き
くなり、チップサイズが大型化するという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ラッチアップの発生が防止でき、か
つチップサイズが大型化することを防止できる半導体集
積回路を提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明の半導体集積回路は、第１の制御信号が印加さ
れる第１のノードと、第２の制御信号が印加される第２
のノードと、信号を出力するための第３のノードと、高
電圧が印加される第４のノードと、上記第１のノードに
印加される第１の制御信号が入力されるCMOS回路と、上
記CMOS回路の出力ノードと上記第３のノードとの間に挿
入されゲートが上記第２のノードに接続されるＮチャネ
ルでディプレッション型の第１のMOSトランジスタと、
上記第４のノードに印加される高電圧よりも大きな値の
電圧をそれぞれ発生する第１、第２の昇圧回路と、上記
第１の昇圧回路の出力ノードと第５のノードとの間に挿
入されゲートが上記第３のノードに接続されるＮチャネ
ルでディプレッション型の第２のMOSトランジスタと、
上記第５のノードと上記第３のノードとの間に挿入され
ゲートが上記第２の昇圧回路の出力ノードに接続される
Ｎチャネルでエンハンスメント型の第３のMOSトランジ
スタと、上記第４のノードと上記第５のノードとの間に
挿入されゲートに上記第４のノードに印加される上記高
電圧以上の値の電圧が印加されるＮチャネルでエンハン
スメント型の第４のMOSトランジスタとから構成されて
いる。

さらにこの発明の半導体集積回路は、第１の制御信号が
印加される第１のノードと、第２の制御信号が印加され
る第２のノードと、信号を出力するための第３のノード
と、高電圧が印加される第４のノードと、上記第１のノ
ードに印加される第１の制御信号が入力されるCMOS回路
と、上記CMOS回路の出力ノードと上記第３のノードの間
に挿入されゲートが上記第２のノードに接続されるＮチ
ャネルでディプレッション型の第１のMOSトランジスタ
と、上記第４のノードに印加される高電圧よりも大きな
値の電圧を発生する昇圧回路と、上記昇圧回路の出力ノ
ードと第５のノードとの間に挿入されゲートが上記第３
のノードに接続されるＮチャネルでディプレッション型
の第２のMOSトランジスタと、上記第５のノードと上記
第３のノードとの間に挿入されゲートが上記第３のノー
ドに接続されるＮチャネルでディプレッション型の第３
のMOSトランジスタと、上記第４のノードと上記第５の
ノードとの間に挿入されゲートが上記第４のノードに接
続されるＮチャネルでエンハンスメント型の第４のMOS
トランジスタとから構成されている。

（作用） この発明の半導体集積回路では、第３のノードから高電
圧を出力する際には第１、第２の昇圧回路から高電圧が
出力される。そして第３のノードが第１のMOSトランジ
スタを介してCMOS回路の出力により高レベルにされる
と、第４のMOSトランジスタ及び第３のMOSトランジスタ
を介して第４のノードに印加された高電圧が第３のノー
ドに出力される。さらに第２のMOSトランジスタ及び第
３のMOSトランジスタを介して第１の昇圧回路の出力電
圧が第３のノードに出力される。第３のノードが第１の
MOSトランジスタを介してCMOS回路の出力により低レベ
ルにされたときは、第２のMOSトランジスタが非導通状
態となるように第４のノードに印加される高電圧により
第５のノードの電圧が設定される。

第３のノードから高電圧を出力しないときには第１、第
２の昇圧回路から高電圧は出力されず、第３のMOSトラ
ンジスタは非導通状態される。

このとき、第３のノードが第１のMOSトランジスタを介
してCMOS回路の出力により高レベルもしくは低レベルに
設定される。

（実施例） 以下、図面を参照してこの発明の実施例を説明する。第
１図はこの発明を前記第９図に示すFPROMに実施した場
合の、列デコーダ102（第９図に図示）の１本の列選択
線COLiに関係した構成を示す回路図である。例えば5Vに
された通常の読み出し電圧VCと0Vのアース電圧VSとの間
に挿入されたそれぞれエンハンスメント型（以下、Ｅ型
と称する）のＰチャネルMOSトランジスタ11及びＮチャ
ネルMOSトランジスタ12からなるCMOSインバータ13の入
力ノード14には列選択信号INが供給される。上記CMOSイ
ンバータ13の出力ノード15はゲートに制御信号W/Rが印
加されるデプレッション型（以下、Ｄ型と称する）のＮ
チャネルMOSトランジスタ16の一端に接続されており、
このMOSトランジスタ16の他端は対応する列選択線COLi
に接続されている。上記制御信号W/Rはデータのプログ
ラム時にはアース電圧（“0"レベル）にされ、データの
読み出し時には電圧VC（“1"レベル）にされる信号であ
る。

17及び18はそれぞれ外部プログラム電圧VPを昇圧してVP
よりも高い電圧VH1及びVH2を出力する昇圧回路である。
上記一方の昇圧回路17の高電圧VH1の出力ノード19とノ
ード20との間にはＤ型のＮチャネルMOSトランジスタ21
が挿入されている。このトランジスタ21のゲートは列選
択線COLiに接続されている。さらに上記ノード20と列選
択線COLiとの間にはＥ型のＮチャネルMOSトランジスタ2
2とＤ型のＮチャネルMOSトランジスタ23とが直列に挿入
されており、トランジスタ22のゲートは上記他方の昇圧
回路18の高電圧VH2の出力ノード24に接続され、トラン
ジスタ23のゲートは上記列選択線COLiに接続されてい
る。

また外部プログラム電圧VPが印加されるノード25と上記
ノード20との間にはＥ型のＮチャネルMOSトランジスタ2
6とＥ型のＮチャネルMOSトランジスタ27とが直列に挿入
されており、トランジスタ26のゲートは上記昇圧回路18
の出力ノード24に接続され、トランジスタ27のゲートは
そのドレインに接続されている。

なお、例えば上記電圧VCは5V、アース電圧VSは0V、高電
圧VPは12.5Vにそれぞれ設定されており、昇圧された高
電圧VH1は例えばVPよりもＮチャネルMOSトランジスタの
閾値電圧VthEの２個分だけ大きな値の電圧（VP＋2Vth
E）に設定され、高電圧VH2は例えばVPよりもＮチャネル
MOSトランジスタの閾値電圧VthEの３個分だけ大きな値
の電圧（VP＋3VthE）に設定されている。従って、上記V
thEの値を2Vと仮定すると、VH1は16.5V、VH2は18.5Vに
それぞれ設定される。

次に上記構成でなる回路の動作を説明する。まず、前記
第９図に示すメモリセルＭでデータのプログラムを行な
う場合には制御信号W/Rが“0"レベル（0V）にされる。
このとき、列選択信号INが“0"レベルであれば、インバ
ータ13内のＰチャネルMOSトランジスタ11が導通し、Ｎ
チャネルMOSトランジスタ12が非導通状態になって、出
力ノード15の信号はVCの5Vになる。このとき、Ｄ型のト
ランジスタ16のゲートには0Vの信号が印加されているの
で、このトランジスタ16を介して列選択線COLiにはＤ型
トランジスタ閾値電圧の絶対値分の電圧が出力される。
例えばこの電圧は2.5V〜3V程度である。このため、ゲー
トが列選択線COLiに接続されているトランジスタ23と21
とが導通状態になる。このとき、昇圧回路18からは高電
圧VH2が出力されているので、その出力ノード24にゲー
トが接続されているトランジスタ22,26が導通する。従
って、列選択線COLiにはトランジスタ26,27,22及び23を
直列に介して高電圧VPが出力され、その電圧は急速にほ
ぼVPまで上昇する。さらに、昇圧回路17からは高電圧VH
1が出力されており、トランジスタ22のゲートには高電
圧VH1よりもＥ型のＮチャネルMOSトランジスタ22の閾値
電圧分だけ大きな電圧VH2が印加されているので、トラ
ンジスタ22による電圧降下を伴わずに、列選択線COLiに
はトランジスタ21,22及び23を直列に介して高電圧VH1が
そのまま出力される。このとき、Ｄ型のトランジスタ16
の一端にはインバータ13の出力ノード15の5Vの電圧VCが
印加されているので、このトランジスタ16は非導通状態
になる。従って、列選択線COLiに出力された高電圧VH1
が低電圧系のトランジスタ11,12に印加される恐れはな
い。そして、上記列選択線COLiに高電圧VH1が出力され
ることにより、この線COLiに接続された前記第９図中の
１個のトランジスタCiが導通する。このとき、そのゲー
ト電圧VH1は高電圧VPよりもＥ型MOSトランジスタ２個分
の閾値電圧だけ大きな値の電圧にされているため、この
トランジスタCiによる閾値電圧分の電圧降下は発生せ
ず、高電圧VPが対応する列線BLにそのまま出力される。

他方、プログラム時に列選択信号INが“1"レベルであれ
ば、イバータ13内のＰチャネルMOSトラジスタ11が非導
通状態となり、ＮチャネルMOSトランジスタ12が導通す
るので、インバータ13の出力ノード15は0Vになる。従っ
て、列選択線COLiはＤ型トランジスタ16を介して0Vに設
定される。このとき、高電圧Ｖのノード25からトランジ
スタ26,27,22,23,16及び12を直列に介して電流が流れ
る。このとき、ノード20の電圧がトランジスタ21の閾値
電圧の絶対値以上となるように上記各トランジスタ26,2
7,22,23,16及び12それぞれの素子寸法が設定されている
ならば、トランジスタ21は非導通状態となり、昇圧回路
17からの電流損失は発生しない。

前記メモリセルＭからデータを読み出す時には昇圧回路
17,18からの電圧VH1、VH2及びノード25の高電圧VPは全
て0Vにされ、制御信号R/Wは“1"レベル（5V）にされ
る。このとき、列選択信号INが“0"レベルであれば、イ
ンバータ13内のＰチャネルMOSトランジスタ11が導通
し、ＮチャネルMOSトランジスタ12が非導通状態とな
り、出力ノード15の信号はVCの5Vになる。従って、トラ
ンジスタ16を介して列選択線COLiも5Vにされる。このと
き、トランジスタ22は非導通状態なので、5Vにされた列
選択線COLiの電圧が昇圧回路17もしくはノード25を介し
て0Vに放電されることはない。他方、列選択信号INが
“1"レベルのときはインバータ13内のＰチャネルMOSト
ランジスタ11が非導通状態になり、ＮチャネルMOSトラ
ンジスタ12が導通するので、列選択線COLiは0Vにされ
る。

上記第１図に示す回路は前記第９図中の列選択線COLの
本数に対応したｎ個だけ設けられる。そして、第９図に
示すEPROMが複数ビット構成にされている場合にはその
ビット数倍だけ第１図回路が設けられる。さらに前記第
９図のEPROMではデータ書込み回路105でも上記第１図と
同様の構成の回路が設けられている。ただし、この場合
には列選択信号の代わりに書込み用データが入力され
る。従って、EPROMが複数ビット構成にされている場合
にデータ書込み回路105にはそのビット数倍だけ第１図
と同様の構成の回路が設けられる。そしてこのような場
合でも、昇圧回路17,18は全ての回路で共用することが
できる。

ところで、上記第１図に示す回路では、高電圧が印加さ
れる高電圧系回路のトランジスタ、すなわちトランジス
タ16,21,22,23,26及び27は全てＮチャネルのものであ
り、これらには全て例えば前記のようなLDD構造等の高
耐圧化構造が採用されている。従って、高電圧系回路で
はＰチャネルMOSトランジスタは不要であり、従来で問
題になっていたラッチアップは発生しない。しかも高耐
圧化構造のＰチャネルMOSトランジスタが不要なため、
高電圧が印加されるＮウエル領域は存在せず、これによ
り全体の面積の縮小化を図ることができる。また、デー
タの読み出し時は従来のCMOS構成による場合と同様に直
流的な消費電流は０である。

すなわち上記実施例では、高電圧系回路をＮチャネルMO
Sトランジスタのみで構成し、しかもデータのプログラ
ム時には高電圧を選択的に出力してメモリセルにおける
書き込み特性の改善を図り、データの読み出し時にはCM
OS構成の場合と同様に消費電流を０にしている。

第２図ないし第４図は上記昇圧回路17,18の具体的な構
成を示す回路図であり、第２図は両昇圧回路17,18で使
用されるパルス信号OSCを発生するリング発振回路の構
成を示すものである。このリング発振回路は通常良く知
られた構成のものであり、Ｄ型のMOSトランジスタ31そ
れぞれを負荷トランジスタ、Ｅ型のMOSトランジスタ32
それぞれを駆動トランジスタとするE/D型インバータ33
を奇数個直列に設け、各インバータ相互間にＤ型のMOS
トランジスタ34及びコンデンサ35からなる各遅延回路36
を挿入し、終段インバータの出力を前記制御信号W/Rの
反転信号▲▼とともに、Ｄ型のMOSトランジスタ3
7及び２個のＥ型のMOSトランジスタ38,39からなるナン
ド回路40に入力するようにしたものである。また、各イ
ンバータ33とアース電圧VSとの間には、制御信号▲
▼がゲートに入力されるＥ型のMOSトランジスタ41が
挿入されている。そして、上記各トランジスタは全てＮ
チャネルのものにされている。

このリング発振回路では制御信号▲▼が“1"レベ
ル（VC）にされることにより、トランジスタ41が導通し
て各インバータ33の動作が可能な状態される。さらに、
ナンド回路40内のトランジスタ39が導通してこのナンド
回路40が実質的にインバータとして動作し、所定周波数
のパルス信号OSCがナンド回路40から出力される。

第３図は上記第２図のリング発振回路から出力されるパ
ルス信号OSCを用いて前記電圧VH1を出力する前記昇圧回
路17の具体的構成を示すものである。この昇圧回路17は
いわゆるチャージポンプ方式による良く知られた構成の
ものであり、データのプログラム時に前記第２図のリン
グ発振回路からパルス信号OSCが出力されると、コンデ
ンサ51を介してノード52の電圧がパルス信号OSCの変化
に伴って順次上昇する。上記ノード52の電圧は整流用の
Ｅ型のMOSトランジスタ53を介して電圧VH1の出力ノード
19に出力される。このノード19と高電圧VPの印加されて
いるノード25との間には２個のＥ型のMOSトランジスタ5
4,55が挿入されている。このため、ノード19の電圧（VP
＋2VthE）以上に上昇するとノード19から高電圧VPに電
流が流れ、これによりVH1は最終的に（VP＋2VthE）に制
限される。データの読み出し時にはＥ型のMOSトランジ
スタ56及びＤ型のMOSトランジスタ57を介してノード19
がVSに設定される。

第４図は上記第２図のリング発振回路から出力されるパ
ルス信号OSCを用いて前記電圧VH2を出力する前記昇圧回
路18の具体的構成を示すものである。この昇圧回路18も
チャージポンプ方式による良く知られた構成のものであ
り、データのプログラム時に前記第２図のリング発振回
路からパルス信号OSCが出力されると、コンデンサ61を
介してノード62の電圧がパルス信号OSCの変化に伴って
順次上昇する。上記ノード62と高電圧VPのノード25との
間には４個のＥ型MOSトランジスタ63〜66が直列接続さ
れている、このため、ノード62の電圧が（VP＋VthE）以
上に上昇するとノード62から高電圧VPに電流が流れるの
で、ノード62の電圧は（VP＋4VthE）に制限される。ま
た、上記ノード62の電圧は整流用のＥ型のMOSトランジ
スタ67を介して電圧VH2の出力ノード24に出力される。
従って、ノード24の電圧は、ノード62の電圧からＥ型MO
Sトランジスタ１個分の閾値電圧VthEを差し引いた（VP
＋3VthE）の値に設定される。データの読み出し時には
Ｅ型のMOSトランジスタ67及びＤ型のMOSトランジスタ68
を介してノード24がVSに設定される。

第５図ないし第７図はそれぞれこの発明の異なる実施例
による構成を示す回路図であり、いずれの場合にも前記
第９図中の列デコーダ102の１本の列選択線COLiに関係
した構成を示している。

第５図の実施例回路では前記第１図回路中のＥ型MOSト
ランジスタ27を省略し、かつ前記Ｅ型MOSトランジスタ2
6のゲートを前記昇圧回路18の出力ノード24に接続する
代わりに、高電圧VPのノード25に接続するようにしたも
のである。

第６図の実施例回路では上記第５図の場合と同様にＥ型
MOSトランジスタ27を省略するとともに前記Ｅ型MOSトラ
ンジスタ26のゲートを高電圧VPのノード25に接続し、さ
らにＥ型MOSトランジスタ22をＤ型MOSトランジスタ23と
列選択線COLiとの間に接続するようにしたものである。

第７図の実施例回路では上記第５図の場合と同様にＥ型
MOSトランジスタ27を省略するとともに前記Ｅ型MOSトラ
ンジスタ26のゲートを高電圧VPのノード25に接続し、さ
らにＥ型MOSトランジスタ22を前記昇圧回路17の出力ノ
ード19とＤ型MOSトランジスタ23との間に接続するよう
にしたものである。

すなわち、前記MOSトランジスタ27は、昇圧回路19の出
力ノードに電圧VH1が出力されており、かつＤ型MOSトラ
ンジスタ21が導通しているときに、高電圧VPのノード25
がアース電圧VSとなった場合にノード19から25に電流が
流れることを防止するために設けられているものであ
る。従って、このようなことが起こる恐れのない場合に
はトランジスタ27を省略することができる。また、トラ
ンジスタ26は高電圧VPを列選択線COLiに出力制御するも
のであり、このとき列選択線COLiの電圧がVPよりも多少
低下しても良いような場合にはこのトランジスタ26のゲ
ートを高電圧VPのノード25に接続することができる。

さらにトランジスタ22はデータの呼び出し時、列選択線
COLiが電圧VCに設定されているとき、ノード19に対して
電流が流れないようにするのであるから、このトランジ
スタ22はノード19と列選択線COLiとの間に挿入されてい
ればよい。ただし、非選択時において、第６図回路の場
合にトランジスタ22のソース，ゲート間の電位差はほぼ
電圧VH2であり、第５図の場合にはVH2よりもノード20の
電圧だけ低い値となる。従って、第５図の方がトランジ
スタ22のソース，ゲート間の電位差が低くなり、特に長
時間の電圧ストレスによるゲート絶縁膜破壊に対して有
利である。また、列選択線COLiに接続された寄生容量を
考えた場合には、第７図及び第５図の場合に比べて第６
図の方がその値が少なくなり、充、放電時間については
有利となる。

第８図はこの発明にさらに他の実施例の構成を示す回路
図である。この実施例回路は前記第９図に示すEPROMの
データ書込み回路105を示している。電圧VCとアース電
圧VSとの間には２個のＥ型でＰチャネルMOSトランジス
タ71,72と、Ｅ型でＮチャネルMOSトランジスタ73が直列
接続されている。またトランジスタ72と73の接続ノード
74とアース電圧VSとの間にはＥ型のＮチャネルMOSトラ
ンジスタ75が接続され、これらでCMOSノア回路76が構成
されている。そしてトランジスタ72,73のゲートにはデ
ータdataが印加され、トランジスタ71,75のゲートには
前記制御信号W/Rが印加される。上記ノード74にはＥ型
のＰチャネルMOSトランジスタ77〜80それぞれ及びＥ型
のＮチャネルMOSトランジスタ81〜84それぞれで構成さ
れたCMOSインバータ88〜88が多段接続されており、最終
段のインバータ88の出力ノード89はゲートに制御信号W/
Rが印加されるＤ型のＮチャネルMOSトランジスタ90の一
端に接続されている。このトランジスタ90の他端は書込
みデータDINの出力ノード91に接続されている。さらに
前記第３図に示す昇圧回路17の電圧VH1の出力ノード19
とノード92との間にはＤ型のＮチャネルMOSトランジス
タ93が接続され、このトランジスタ93のゲートは書込み
データDINの出力ノード91に接続されている。また、上
記ノード92とノード91との間にはＤ型のＮチャネルMOS
トランジスタ94が接続され、このトランジスタ94のゲー
トはノード91に接続されている。上記ノード92と高電圧
VPのノード25との間にはＥ型のＮチャネルMOSトランジ
スタ95が接続され、このトランジスタ95のゲートはノー
ド25に接続されている。

この実施例回路ではトランジスタ90及び93〜95で構成さ
れた高電圧系回路において、ゲートに昇圧された電圧VH
2が印加される前記Ｅ型のＮチャネルMOSトランジスタ22
を省略したものである。すなわち、このデータ書込み回
路では、データの読み出しのときにDINが常にアース電
圧VSにされ、VCにされることがない。このため、ノード
19に電流が流れる恐れがないので、この電流経路を遮断
するための前記トランジスタ22は不要となる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
第１図の実施例回路においてMOSトランジスタ16として
Ｄ型のものを使用する場合について説明したが、これは
制御信号W/RとしてVCよりも昇圧された信号を印加する
ことができる場合にはＥ型のものを使用することができ
る。また、この発明はＮチャネルMOS回路のみの集積回
路にも実施することができ、この場合には消費電流を少
なくすることができる。

［発明の効果］ 以上説明したようにこの発明によれば、ラッチアップの
発生が防止でき、かつチップサイズが大型化することを
防止できる半導体集積回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は上記第１図回路で使用される発振回路の具体的構成
を示す回路図、第３図及び第４図はそれぞれ上記第１図
回路で使用される昇圧回路の具体的構成を示す回路図、
第５図ないし第８図はそれぞれこの発生の他の実施例の
構成を示す回路図、第９図はEPROMの一般的な構成を示
す回路図、第10図は第９図のEPROMの特性図、第11図は
従来のEPROMの列デコーダの一部の構成を示す回路図、
第12図は高耐圧化構造が採用されたMOSトランジスタの
断面図である。 13……CMOSインバータ、14……CMOSインバータの入力ノ
ード、15……CMOSインバータの出力ノード、16……デプ
レッション型のＮチャネルMOSトランジスタ、17,18……
昇圧回路、20……ノード、21……デプレッション型のＮ
チャネルMOSトランジスタ、22……エンハンスメント型
のＮチャネルMOSトランジスタ、23……デプレッション
型のＮチャネルMOSトランジスタ、25……高電圧のノー
ド、26……エンハンスメント型のＮチャネルMOSトラン
ジスタ、27……エンハンスメント型のＮチャネルMOSト
ランジスタ。

フロントページの続き (72)発明者 浅野 正道 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 皆川 英信 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会社内 (72)発明者 辰巳 雄一 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会社内 (56)参考文献 特開 昭62−75999（ＪＰ，Ａ) 特開 昭58−52871（ＪＰ，Ａ) 特開 昭60−170098（ＪＰ，Ａ)

Claims (6)

【特許請求の範囲】
1. 【請求項１】第１の制御信号が印加される第１のノード
   と、第２の制御信号が印加される第２のノードと、信号
   を出力するための第３のノードと、高電圧が印加される
   第４のノードと、上記第１のノードに印加される第１の
   制御信号が入力されるCMOS回路と、上記CMOS回路の出力
   ノードと上記第３のノードとの間に挿入されゲートが上
   記第２のノードに接続されるＮチャネルでディプレッシ
   ョン型の第１のMOSトランジスタと、上記第４のノード
   に印加される高電圧よりも大きな値の電圧をそれぞれ発
   生する第１、第２の昇圧回路と、上記第１の昇圧回路の
   出力ノードと第５のノードとの間に挿入されゲートが上
   記第３のノードに接続されるＮチャネルでディプレッシ
   ョン型の第２のMOSトランジスタと、上記第５のノード
   と上記第３のノードとの間に挿入されゲートが上記第２
   の昇圧回路の出力ノードに接続されるＮチャネルでエン
   ハンスメント型の第３のMOSトランジスタと、上記第４
   のノードと上記第５のノードとの間に挿入されゲートに
   上記第４のノードに印加される上記高電圧以上の値の電
   圧が印加されるＮチャネルでエンハンスメント型の第４
   のMOSトランジスタとを具備したことを特徴とする半導
   体集積回路。
2. 【請求項２】前記第４のMOSトランジスタのゲートが前
   記第４のノードに接続される特許請求の範囲第１項に記
   載の半導体集積回路。
3. 【請求項３】前記第４のMOSトランジスタのゲートが前
   記第２の昇圧回路の出力ノードに接続される特許請求の
   範囲第１項に記載の半導体集積回路。
4. 【請求項４】前記第５のノードと前記第３のノードとの
   間にはゲートが前記第３のノードに接続されるＮチャネ
   ルでディプレッション型の第５のMOSトランジスタが挿
   入されている特許請求の範囲第１項に記載の半導体集積
   回路。
5. 【請求項５】前記第３のMOSトランジスタが前記第１の
   昇圧回路の出力ノードと前記第５のノードとの間に挿入
   される特許請求の範囲第４項に記載の半導体集積回路。
6. 【請求項６】第１の制御信号が印加される第１のノード
   と、第２の制御信号が印加される第２のノードと、信号
   を出力するための第３のノードと、高電圧が印加される
   第４のノードと、上記第１のノードに印加される第１の
   制御信号が入力されるCMOS回路と、上記CMOS回路の出力
   ノードと上記第３のノードとの間に挿入されゲートが上
   記第２のノードに接続されるＮチャネルでディプレッシ
   ョン型の第１のMOSトランジスタと、上記第４のノード
   に印加される高電圧よりも大きな値の電圧を発生する昇
   圧回路と、上記昇圧回路の出力ノードと第５のノードと
   の間に挿入れゲートが上記第３のノードに接続されるＮ
   チャネルでディプレッション型の第２のMOSトランジス
   タと、上記第５のノードと上記第３のノードとの間に挿
   入されゲートが上記第３のノードに接続されるＮチャネ
   ルでディプレッション型の第３のMOSトランジスタと、
   上記第４のノードと上記第５のノードとの間に挿入され
   ゲートが上記第４のノードに接続されるＮチャネルでエ
   ンハンスメント型の第４のMOSトランジスタとを具備し
   たことを特徴とする半導体集積回路。