JPS6158237A - パタ−ン形成方法 - Google Patents
パタ−ン形成方法Info
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- JPS6158237A JPS6158237A JP59178402A JP17840284A JPS6158237A JP S6158237 A JPS6158237 A JP S6158237A JP 59178402 A JP59178402 A JP 59178402A JP 17840284 A JP17840284 A JP 17840284A JP S6158237 A JPS6158237 A JP S6158237A
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- Japan
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- self
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- oxide film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/20—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials
- H10P76/204—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials of organic photoresist masks
- H10P76/2041—Photolithographic processes
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＬ Ｓ Ｉ 等に使用するパターン形成方法に
関する。
関する。
従来， Ｌ３Ｉに使用するパターンの形成方法としてフ
ォトレジストをマスクとしてパターンを抜くＰＥＰ（Ｐ
ｈｏｔｏ −Ｅｎｇｒａｖｅ−Ｐｒｏｃｅｓｓ ）工
程が一般的であった。これに対して最近、自己整合膜に
より微細パターンを形成する方法が注目されている。
ォトレジストをマスクとしてパターンを抜くＰＥＰ（Ｐ
ｈｏｔｏ −Ｅｎｇｒａｖｅ−Ｐｒｏｃｅｓｓ ）工
程が一般的であった。これに対して最近、自己整合膜に
より微細パターンを形成する方法が注目されている。
これは、例えば特開昭５８−２１７４９９号ｉζ記載さ
れている様に（第５図ンシリコン基板（５１り表面に酸
化膜（５２）を形成し、更に多結晶シリコン層（５３）
をバターユング形成する。そして全面を酸化し薄い酸化
膜（５４》を形成する（第５図ａ）。次に、全面を反応
性イオンエツチングし，多結晶シリコン膜（５３）の側
壁に選択的に熱酸化膜（５４）を自己整合して残す（第
５図ｂ）。そして所望により多結晶シリコン層（５３）
を除去する（第５図ｃ）、といったものである。
れている様に（第５図ンシリコン基板（５１り表面に酸
化膜（５２）を形成し、更に多結晶シリコン層（５３）
をバターユング形成する。そして全面を酸化し薄い酸化
膜（５４》を形成する（第５図ａ）。次に、全面を反応
性イオンエツチングし，多結晶シリコン膜（５３）の側
壁に選択的に熱酸化膜（５４）を自己整合して残す（第
５図ｂ）。そして所望により多結晶シリコン層（５３）
を除去する（第５図ｃ）、といったものである。
これによりＰＥＰ工程に依るより微細なパターンが形成
できる。しかしながら従来は、直線的なパターンは形成
できても分岐パターンを形成する方法がなく．従ってパ
ターン設計に制約があった。
できる。しかしながら従来は、直線的なパターンは形成
できても分岐パターンを形成する方法がなく．従ってパ
ターン設計に制約があった。
本発明は、自己整合膜パターンの設計自由度を大きくす
る事のできるパターン形成方法を提供する事を目的とす
る。
る事のできるパターン形成方法を提供する事を目的とす
る。
本発明は、基板の主面に凹部を設け１次いで前記凹部の
側壁に自己整合膜を選択形成するようにし、その際、凹
部に幅狭部を設けることにより自己整合膜に分岐部を持
たせるものである。
側壁に自己整合膜を選択形成するようにし、その際、凹
部に幅狭部を設けることにより自己整合膜に分岐部を持
たせるものである。
本発明によれば、従来閉ループ状のパターンしか得られ
なかったのに対し１分岐部を有する自己整合膜パターン
を実現する事が出来る様になる。
なかったのに対し１分岐部を有する自己整合膜パターン
を実現する事が出来る様になる。
従ってこれを単独で、或いは直線状や閉ループ状の自己
整合膜パターンと組み合せて用いることにより、自己整
合膜を用いたパターン形成法の設計自由度を大幅に向上
させる事ができる。
整合膜パターンと組み合せて用いることにより、自己整
合膜を用いたパターン形成法の設計自由度を大幅に向上
させる事ができる。
〔発明の実施例〕
以下、本発明の実施例を図面を参照して説明する゛。
第１図は配線パターンに適用したもので、（ａ）は平面
図、（ｂ）〜（ｄ）は工程断面図を示す。即ち、先ず。
図、（ｂ）〜（ｄ）は工程断面図を示す。即ち、先ず。
Ｐ型シリコン基板（１υに必要な素子を゛形成する。例
えばＭＯＳＦＥＴや拡散配線を形成する。（Ｌｚはこの
様にして得た♂拡散層を示している。次に、表面に１μ
厚のシリコン酸化膜ａ３を平担に形成する。
えばＭＯＳＦＥＴや拡散配線を形成する。（Ｌｚはこの
様にして得た♂拡散層を示している。次に、表面に１μ
厚のシリコン酸化膜ａ３を平担に形成する。
下地に凹凸がある場合には、エッチバックやバイアスス
パッタ等によりシリコン酸化膜αＪを平担に形成する事
ができる。次に、コンタクトホールＣＩ〜Ｃ，を形成す
る。各コンタクトホールは拡！［、ＭＯＳＦＥＴのゲー
ト電極、多結晶シリコン配線等に対して開けられる。次
に、各コンタクトホールに導体膜、例えば♂多結晶シリ
コツ層α養を平担に埋め込む（第１図ｂ）。
パッタ等によりシリコン酸化膜αＪを平担に形成する事
ができる。次に、コンタクトホールＣＩ〜Ｃ，を形成す
る。各コンタクトホールは拡！［、ＭＯＳＦＥＴのゲー
ト電極、多結晶シリコン配線等に対して開けられる。次
に、各コンタクトホールに導体膜、例えば♂多結晶シリ
コツ層α養を平担に埋め込む（第１図ｂ）。
この後、全面に２μ厚のシリコン酸化膜ａ９を形成し、
パターニングする。これにより、幅広部（５）では２５
μ、幅狭部（Ｂ）では１μの幅の凹部が形成される。そ
して、気相成長法（ＣＶＤ法）により導体膜、例えばＷ
（タングステン）膜αＱを成長する。
パターニングする。これにより、幅広部（５）では２５
μ、幅狭部（Ｂ）では１μの幅の凹部が形成される。そ
して、気相成長法（ＣＶＤ法）により導体膜、例えばＷ
（タングステン）膜αＱを成長する。
成長膜厚は０．５μとした（第１図Ｃ）。Ｗの他にＭｏ
、 Ａｔ、 ｎ＋多結晶シリコン等も使用できる。次
にＣＣｔ４ガスを用いた反応性イオンエツチング（ＲＩ
Ｅ）によりこれを垂直方向に０．５μエツチングする。
、 Ａｔ、 ｎ＋多結晶シリコン等も使用できる。次
にＣＣｔ４ガスを用いた反応性イオンエツチング（ＲＩ
Ｅ）によりこれを垂直方向に０．５μエツチングする。
これによりシリコン酸化膜α９の側壁にＷ膜αｅの自己
整合膜パターンが選択形成される（第１図ｄ）。この後
、第１図（ａ）で破線で囲んだ領域にレジストパターン
を設け、不要なＷ膜αＱを除去する。この後は、レジス
トバター７を除去し、全体を酸化膜で被覆する。先に形
成したシリコン酸化膜α９を除去してから酸化膜被覆し
てもよい。或いは更に配線層を形成する事もできる。
整合膜パターンが選択形成される（第１図ｄ）。この後
、第１図（ａ）で破線で囲んだ領域にレジストパターン
を設け、不要なＷ膜αＱを除去する。この後は、レジス
トバター７を除去し、全体を酸化膜で被覆する。先に形
成したシリコン酸化膜α９を除去してから酸化膜被覆し
てもよい。或いは更に配線層を形成する事もできる。
以上の様にして、コンタクトホールＣ＋、Ｃｚ間、Ｃ，
、Ｃ，間、Ｃ，−Ｃ，間が接続される。モしてＣ５〜Ｃ
８間を結ぶＷ膜αＱにより分岐パターンが形成される。
、Ｃ，間、Ｃ，−Ｃ，間が接続される。モしてＣ５〜Ｃ
８間を結ぶＷ膜αＱにより分岐パターンが形成される。
この様に本実施例においては分岐配線の形成が可能であ
る。従って、自己整合膜によって配線を形成する際、そ
の配線パターンの設計自由度を向上させることができる
。
る。従って、自己整合膜によって配線を形成する際、そ
の配線パターンの設計自由度を向上させることができる
。
第２図は変形例を示す。製造工程は上記実施例と同じで
あるので説明を省略する。この例ではコンタクトホール
Ｃ９，ＣＩ０間Ｉ Ｃ１ｌ〜Ｃ１）１間、Ｃ，、。
あるので説明を省略する。この例ではコンタクトホール
Ｃ９，ＣＩ０間Ｉ Ｃ１ｌ〜Ｃ１）１間、Ｃ，、。
ｃｒｙ間がＷ膜αωによって接続される。
又、以上の様な分岐配線により、高速動作が実現できる
。例えばｂ ｃ、からｃ、−１ｃ、 ｌ ｃ、 ｌまた
Ｃ１４からａｓｓ ｔ Ｃ１）＋ Ｃ□、Ｃ１，へ信号
伝達する場合、配線距離が短いので配線抵抗が小さく信
号の伝達が早い。又、所望−こより破線外のＷ膜αｅを
除去する工程を無くしても構わない。
。例えばｂ ｃ、からｃ、−１ｃ、 ｌ ｃ、 ｌまた
Ｃ１４からａｓｓ ｔ Ｃ１）＋ Ｃ□、Ｃ１，へ信号
伝達する場合、配線距離が短いので配線抵抗が小さく信
号の伝達が早い。又、所望−こより破線外のＷ膜αｅを
除去する工程を無くしても構わない。
第３図は１本発明をＥ”ＦＲＯＭの電極に適用した実施
例で（ａｌは平面図、（ｂ）〜（ｄ）はその工程断面図
を示す。
例で（ａｌは平面図、（ｂ）〜（ｄ）はその工程断面図
を示す。
即ち、先ずＰ型シリコン基１））のフィールド領域をエ
ツチングして溝を設け、そこに堆積絶縁膜を平担に埋込
んでフィールド絶縁層０３を形成する。
ツチングして溝を設け、そこに堆積絶縁膜を平担に埋込
んでフィールド絶縁層０３を形成する。
次いで基板全面を酸化して５００＾厚のゲート酸化膜（
至）を形成する。そして書換え領域（Ｃ）の基板上のゲ
ート酸化膜−を除去し、そこにんをイオン注入して１層
Ｇ４）を形成し、その表面に１００Ａ厚のトンネル絶縁
膜０９を熱酸化により形成する。次に、１μ厚のリンド
ープ多結晶シリコン層を形成し、これをパターニングし
てフローティングゲートＦＧ（至）を形成する。このパ
ターニング時ζこ、露出するゲート酸化Ｍ１３３、トン
ネル絶縁膜（へ）も除去する。
至）を形成する。そして書換え領域（Ｃ）の基板上のゲ
ート酸化膜−を除去し、そこにんをイオン注入して１層
Ｇ４）を形成し、その表面に１００Ａ厚のトンネル絶縁
膜０９を熱酸化により形成する。次に、１μ厚のリンド
ープ多結晶シリコン層を形成し、これをパターニングし
てフローティングゲートＦＧ（至）を形成する。このパ
ターニング時ζこ、露出するゲート酸化Ｍ１３３、トン
ネル絶縁膜（へ）も除去する。
次いで、全体を再度熱酸化し、フローティングゲート（
至）表面で１００ＯＡ、基板表面で５０ＯＡ厚の第２ゲ
ート敢化膜０７）が形成される。これにより。
至）表面で１００ＯＡ、基板表面で５０ＯＡ厚の第２ゲ
ート敢化膜０７）が形成される。これにより。
基板主面に幅広部（Ａ）では８μ幅１幅狭部（Ｂ）では
０．８μ幅の凹部が形成される。次に、ＣＶＤ法により
リンをドープした多結晶シリコン層を４００ＯＡ厚形成
し、ＣＦ４＋Ｈ！ガスを用いたＲＩＥにより基板と垂直
方向に４００ ＯＡ厚エツチングする。そして、露出す
る第２ゲート酸化膜１３？）を除去する。これにより多
結晶シリコン層から成る第１制御ゲート電極ＣＧ１（至
）が形成される。そしてこれをマスクにヘイ十 オン注入を行ない、ｎソースＣ３１，ドレイン四を形成
する（第３図ｂ）。この後、シリコン酸化膜（４１）に
より表面を平担にし、多結晶シリコン上で１００ＯＡ厚
の第３ゲート酸化属（４２）を熱酸化により形成する。
０．８μ幅の凹部が形成される。次に、ＣＶＤ法により
リンをドープした多結晶シリコン層を４００ＯＡ厚形成
し、ＣＦ４＋Ｈ！ガスを用いたＲＩＥにより基板と垂直
方向に４００ ＯＡ厚エツチングする。そして、露出す
る第２ゲート酸化膜１３？）を除去する。これにより多
結晶シリコン層から成る第１制御ゲート電極ＣＧ１（至
）が形成される。そしてこれをマスクにヘイ十 オン注入を行ない、ｎソースＣ３１，ドレイン四を形成
する（第３図ｂ）。この後、シリコン酸化膜（４１）に
より表面を平担にし、多結晶シリコン上で１００ＯＡ厚
の第３ゲート酸化属（４２）を熱酸化により形成する。
次いでリンをドープした多結晶シリコン層を形成し、こ
れをパターニングして第２制御ゲート電極ＣＧ、（４３
）を形成する（第３図Ｃ）。この後、全面にシリコン酸
化膜（４４）を形成し、ドレインＯＧに達するコンタク
トホールを開け、Ａｔ配線（４５踏形成する（第３図ｄ
）。
れをパターニングして第２制御ゲート電極ＣＧ、（４３
）を形成する（第３図Ｃ）。この後、全面にシリコン酸
化膜（４４）を形成し、ドレインＯＧに達するコンタク
トホールを開け、Ａｔ配線（４５踏形成する（第３図ｄ
）。
書込みは、７− ス（３９）を全セルｏ ｖ、 ＣＧ、
、ＣＧ。
、ＣＧ。
を＋２０Ｖ、非選択セルのＣＧ、、ＣＧｚをＯｖ、ドレ
インＱＱを０■又は開放とする。これにより、ＦＧは高
電位となり、ソースと同電位のｎ＋ｆｆ１（２）から電
子をＦＧこと注入することにより行なう。
インＱＱを０■又は開放とする。これにより、ＦＧは高
電位となり、ソースと同電位のｎ＋ｆｆ１（２）から電
子をＦＧこと注入することにより行なう。
消去時は、ソース（至）を全セル＋２０Ｖ、選択し７’
Ｓ： ＣＧｓ 、 ＣＧｓ ’ｅ ＯＶ ｓ 非Ｒ択セ
ル（７） ＣＧ１ 、 ＣＯ２を＋２０Ｖ、ドレインを
Ｏｖ又は開放とする。これ−こより、ＦＧは低電位とな
り、ＦＧから該層（財）に電子が放出される。
Ｓ： ＣＧｓ 、 ＣＧｓ ’ｅ ＯＶ ｓ 非Ｒ択セ
ル（７） ＣＧ１ 、 ＣＯ２を＋２０Ｖ、ドレインを
Ｏｖ又は開放とする。これ−こより、ＦＧは低電位とな
り、ＦＧから該層（財）に電子が放出される。
セル内容の読出しは、ＣＧ、に＋５■の選択電位を与え
、ソース（至）、ドレイン（４０間の導通、非導通によ
りセル内容を検知する事により行なう。ＣＧ。
、ソース（至）、ドレイン（４０間の導通、非導通によ
りセル内容を検知する事により行なう。ＣＧ。
によりオ７セットゲ：トが構成されているので書換えに
よりＦＧ下がノーマリオンとなっても選択読出しできる
。
よりＦＧ下がノーマリオンとなっても選択読出しできる
。
この例では、鎖状の自己整合電極が形成され、又、Ｅ’
ＦＲＯＭの高密度化、高速書換えが達成されている。
ＦＲＯＭの高密度化、高速書換えが達成されている。
又、第２制御ゲート電極ＣＧｘ （４３）を無くし書換
え領域（Ｃ）の一層（ロ）をドレイン（４１側から延在
させる様にしてもよい。又、以上２つのメモリの例にお
いて多結晶シリコンよりなる７０−ティングゲート（至
）を横方向の各セル連続ｔこ形成し、Ｍｏや油シリサイ
ド等によりその両側壁に第１制御ゲート電極ＣＧ、（至
）をＲＩＥによる全面エツチングにより自己整合形成し
、その後谷セル間のフローティングゲート（至）のみを
選択エツチングにより切り離なす事も考えられるが本実
施例では工程がより簡略化できる。
え領域（Ｃ）の一層（ロ）をドレイン（４１側から延在
させる様にしてもよい。又、以上２つのメモリの例にお
いて多結晶シリコンよりなる７０−ティングゲート（至
）を横方向の各セル連続ｔこ形成し、Ｍｏや油シリサイ
ド等によりその両側壁に第１制御ゲート電極ＣＧ、（至
）をＲＩＥによる全面エツチングにより自己整合形成し
、その後谷セル間のフローティングゲート（至）のみを
選択エツチングにより切り離なす事も考えられるが本実
施例では工程がより簡略化できる。
第４図はＬＳＩ基板のＷｅ ｌ ｌ形成に適用した例で
ある。先ず、Ｐ型シリコン基板（４６）の主面にシリコ
ン酸化膜マスク（４７を形成し、基板を２μの深さエツ
チングする。これにより幅広部（Ａ）では１５μ１幅狭
部（ト）では１μの幅の凹部が形成される。次に、ＣＶ
Ｄ法によりシリコン酸化膜（４８）を０．５μ厚形成す
る（＠４図ｂ）。次にＣＩ”、ガスを用いたＲＩＥによ
り、これを０．５μエツチングする。そして、１塁シリ
コ７層（４９陀エピタキシャル選択成長しく第４図ｃ）
、マスク１４７１を除去する（第４図ａ）。かかる基板
はｎ −Ｗｅ １）が密にモザイク配置され、ｐ−ｃｈ
、Ｎ ｃｈＭＯ８ＦＥＴの共存するＬＳＩに提供する
事ができる。尚、第４図（ｂ）の工程においてシリコン
酸化Ｍ（４Ｂの形成は、マスク（４？）をシリコン窒化
膜として熱酸化により形成し、しかる後ＲＩＥで自己整
合膜とする事も可能でおる。
ある。先ず、Ｐ型シリコン基板（４６）の主面にシリコ
ン酸化膜マスク（４７を形成し、基板を２μの深さエツ
チングする。これにより幅広部（Ａ）では１５μ１幅狭
部（ト）では１μの幅の凹部が形成される。次に、ＣＶ
Ｄ法によりシリコン酸化膜（４８）を０．５μ厚形成す
る（＠４図ｂ）。次にＣＩ”、ガスを用いたＲＩＥによ
り、これを０．５μエツチングする。そして、１塁シリ
コ７層（４９陀エピタキシャル選択成長しく第４図ｃ）
、マスク１４７１を除去する（第４図ａ）。かかる基板
はｎ −Ｗｅ １）が密にモザイク配置され、ｐ−ｃｈ
、Ｎ ｃｈＭＯ８ＦＥＴの共存するＬＳＩに提供する
事ができる。尚、第４図（ｂ）の工程においてシリコン
酸化Ｍ（４Ｂの形成は、マスク（４？）をシリコン窒化
膜として熱酸化により形成し、しかる後ＲＩＥで自己整
合膜とする事も可能でおる。
又１本発明は上記例に限らず種々変更して実施する事が
できる。例えば、第５図において、多結晶シリコン層關
を例えば２つ近接して設け、その表面に加工マスク例え
ばシリコン酸化膜を残した状態でパターン（至）の側壁
にＷをＷＦ６＋Ｈ２ガスにより選択気相成長させ、第５
図（ｃ）において自己整合膜６４）をかかるＷ膜とし九
８の字或いは鎖状の分岐を有するパターンとして得る事
もできる。セしてｒ５４）をマスクにしてシリコン酸化
膜５ｚをエツチング加工すれば、これをイオン注入マス
クとして使用する事ができる。
できる。例えば、第５図において、多結晶シリコン層關
を例えば２つ近接して設け、その表面に加工マスク例え
ばシリコン酸化膜を残した状態でパターン（至）の側壁
にＷをＷＦ６＋Ｈ２ガスにより選択気相成長させ、第５
図（ｃ）において自己整合膜６４）をかかるＷ膜とし九
８の字或いは鎖状の分岐を有するパターンとして得る事
もできる。セしてｒ５４）をマスクにしてシリコン酸化
膜５ｚをエツチング加工すれば、これをイオン注入マス
クとして使用する事ができる。
以上の様に、本発明によれば分岐を有するパターンを得
る事ができ、これを単独で或いは直線状や閉ループ状の
自己整合膜パターンと組み合わせることにより、自己整
合膜のパターン形成法の設計自由度を大幅に向上させる
事ができる。
る事ができ、これを単独で或いは直線状や閉ループ状の
自己整合膜パターンと組み合わせることにより、自己整
合膜のパターン形成法の設計自由度を大幅に向上させる
事ができる。
第１図（ａ）は本発明の実施例の平面図、（ｂ）〜（ｄ
）はその工程を示す断面図、第２図は他の実施例の平面
図、第３図（ａ）は他の実施例の平面図、（ｂ）〜（ｄ
）はその工程を示す断面図、第４図（ａ）は更に他の実
施例を示す平面図、（ｂ） 、 （ｃ）はその工程を示
す断面図、第５図（ａ）〜（ｃ）は従来例を説明する断
面図である。 第１図において、 １）・・・Ｐａシリコン基板、１２・・・ｎ＋層、１３
゜１５・・・シリコン酸化膜、１４・・・ｎ 多結晶シ
リコン層、１６・・・Ｗ膜、Ａ・・・凹部の幅広部、Ｂ
・・・凹部の幅狭部ｓＣ１〜Ｃ８・・・コンタクトホー
ル。 代理人 弁理士 則 近 憲 佑 （ほか１名） 第 １ 図 第２図 第３図 第３図 第４図
）はその工程を示す断面図、第２図は他の実施例の平面
図、第３図（ａ）は他の実施例の平面図、（ｂ）〜（ｄ
）はその工程を示す断面図、第４図（ａ）は更に他の実
施例を示す平面図、（ｂ） 、 （ｃ）はその工程を示
す断面図、第５図（ａ）〜（ｃ）は従来例を説明する断
面図である。 第１図において、 １）・・・Ｐａシリコン基板、１２・・・ｎ＋層、１３
゜１５・・・シリコン酸化膜、１４・・・ｎ 多結晶シ
リコン層、１６・・・Ｗ膜、Ａ・・・凹部の幅広部、Ｂ
・・・凹部の幅狭部ｓＣ１〜Ｃ８・・・コンタクトホー
ル。 代理人 弁理士 則 近 憲 佑 （ほか１名） 第 １ 図 第２図 第３図 第３図 第４図
Claims (2)
- （１）基板の表面に凹部を設ける工程と、この凹部の側
壁に自己整合膜を選択形成する工程とを備え、前記凹部
に幅狭部を設ける事により分岐形状の自己整合膜を形成
するようにした事を特徴とするパターン形成方法。 - （２）気相成長法により膜を成長させた後、この膜を主
面と垂直方向にエッチングする事により自己整合膜を設
ける事を特徴とする前記特許請求の範囲第１項記載のパ
ターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178402A JPH0783009B2 (ja) | 1984-08-29 | 1984-08-29 | パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178402A JPH0783009B2 (ja) | 1984-08-29 | 1984-08-29 | パタ−ン形成方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7025770A Division JP2625651B2 (ja) | 1995-01-23 | 1995-01-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6158237A true JPS6158237A (ja) | 1986-03-25 |
| JPH0783009B2 JPH0783009B2 (ja) | 1995-09-06 |
Family
ID=16047869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178402A Expired - Lifetime JPH0783009B2 (ja) | 1984-08-29 | 1984-08-29 | パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783009B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956740A (ja) * | 1982-09-24 | 1984-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1984
- 1984-08-29 JP JP59178402A patent/JPH0783009B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956740A (ja) * | 1982-09-24 | 1984-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783009B2 (ja) | 1995-09-06 |
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