JPH0783090B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0783090B2 JPH0783090B2 JP59058447A JP5844784A JPH0783090B2 JP H0783090 B2 JPH0783090 B2 JP H0783090B2 JP 59058447 A JP59058447 A JP 59058447A JP 5844784 A JP5844784 A JP 5844784A JP H0783090 B2 JPH0783090 B2 JP H0783090B2
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- JP
- Japan
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- terminal
- capacitance
- diode
- junction
- schottky
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
Landscapes
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、PN接合分離技術により互に分離されたモノリ
シック集積素子で素子間特性が等しいことを要求される
半導体装置に関するもので、特に外囲器TO−236（JEDEC
形名）の３端子ツィンショットキーダイオードの端子間
容量バランスの補正に使用される。
シック集積素子で素子間特性が等しいことを要求される
半導体装置に関するもので、特に外囲器TO−236（JEDEC
形名）の３端子ツィンショットキーダイオードの端子間
容量バランスの補正に使用される。
一般に電子回路では例えば差動増幅回路やプッシュプル
電力増幅回路などのように特性の揃った半導体素子を適
当に組合せて高品質の機能素子を得ることが多い。バラ
ンスドミキサー回路等に特に用いられる３端子ショット
キーダイオードもこの種の装置で、同一半導体基板に同
時に形成される２つの電気特性のほぼ等しいショットキ
ーダイオードを組合せた高品質の半導体装置である。
電力増幅回路などのように特性の揃った半導体素子を適
当に組合せて高品質の機能素子を得ることが多い。バラ
ンスドミキサー回路等に特に用いられる３端子ショット
キーダイオードもこの種の装置で、同一半導体基板に同
時に形成される２つの電気特性のほぼ等しいショットキ
ーダイオードを組合せた高品質の半導体装置である。
以下PN接合分離技術による３端子ツィンショットキーダ
イオードを例として背景技術について説明する。
イオードを例として背景技術について説明する。
第１図は従来のTO−236に組み込まれた３端子ツィンシ
ョットキーダイオードの断面図である。１はＰ形シリコ
ン基板、2aおよび2bはＮ形分離層（以下Ｎ形層という）
で互に同形である。４は絶縁膜SiO2膜）、5aおよび5bは
ショットキー電極で互に同形である。６は配線電極、
６′は接続線、また7,8,9はTO−236（JEDECにより標準
化されているトランジスタ外形名）のフレームの一部
で、それぞれ外部接続端子を兼ねている。端子８には上
記シリコン基板１がマウントされる。ショットキー電極
5aとＮ形層2aとによりショットキーダイオードＡ、また
ショットキー電極5bとＮ形層2bとによりショットキーダ
イオードＢがそれぞれ形成される。ダイオードA,Bは同
形であり、同じ工程を経て同時に形成されるため、その
特性はほぼ等しいものとなる。ショットキーダイオード
Ａの電極5aとショットキーダイオードＢのＮ形層2bとは
配線電極６により接続され、その中点は接続線10により
端子８に連結されている。また端子７と端子９とはそれ
ぞれ配線電極６を介してＮ形層2aと電極5bに接続されて
いる。Ｎ形層2aおよび2bはＰ形基板１との間にPN接合を
形成し、動作時には接合空乏層によって互に分離され
る。以上の構成の３端子ツィンショットキーダイオード
の３つの端子7,8,9より素子側をみた電気容量に着目し
た容量等価回路を第２図に示す。CSaおよびCSbはそれぞ
れショットキーダイオードＡおよびＢのショットキー容
量、CpNaはＮ形層2aをＰ形基板１より分離したときのPN
接合容量、CMOSaおよびCMOSbは絶縁膜をシリコン酸化膜
としたときの配線電極と基板との間に形成されるいわゆ
るMOS容量である。
ョットキーダイオードの断面図である。１はＰ形シリコ
ン基板、2aおよび2bはＮ形分離層（以下Ｎ形層という）
で互に同形である。４は絶縁膜SiO2膜）、5aおよび5bは
ショットキー電極で互に同形である。６は配線電極、
６′は接続線、また7,8,9はTO−236（JEDECにより標準
化されているトランジスタ外形名）のフレームの一部
で、それぞれ外部接続端子を兼ねている。端子８には上
記シリコン基板１がマウントされる。ショットキー電極
5aとＮ形層2aとによりショットキーダイオードＡ、また
ショットキー電極5bとＮ形層2bとによりショットキーダ
イオードＢがそれぞれ形成される。ダイオードA,Bは同
形であり、同じ工程を経て同時に形成されるため、その
特性はほぼ等しいものとなる。ショットキーダイオード
Ａの電極5aとショットキーダイオードＢのＮ形層2bとは
配線電極６により接続され、その中点は接続線10により
端子８に連結されている。また端子７と端子９とはそれ
ぞれ配線電極６を介してＮ形層2aと電極5bに接続されて
いる。Ｎ形層2aおよび2bはＰ形基板１との間にPN接合を
形成し、動作時には接合空乏層によって互に分離され
る。以上の構成の３端子ツィンショットキーダイオード
の３つの端子7,8,9より素子側をみた電気容量に着目し
た容量等価回路を第２図に示す。CSaおよびCSbはそれぞ
れショットキーダイオードＡおよびＢのショットキー容
量、CpNaはＮ形層2aをＰ形基板１より分離したときのPN
接合容量、CMOSaおよびCMOSbは絶縁膜をシリコン酸化膜
としたときの配線電極と基板との間に形成されるいわゆ
るMOS容量である。
バランスド・ミキサー回路等に特に用いられるツィンタ
イプのショットキーダイオードは前記の如く製品で端子
間特性ができるだけ等しいことが要求される。特に順方
向の電圧電流特性と容量について揃っている要求が強
い。これに対し上記従来技術によるPN接合分離方式の３
端子ツィンショットキーダイオードでは第２図の容量等
価回路で示される通り端子間にあらわれる容量が不均衡
となっている。これはＮ形層2bをＰ形基板１より分離し
たときのPN接合容量が接続線10（第１図参照）によって
外部で短絡されていることによる。従来技術では避ける
ことのできない問題点である。
イプのショットキーダイオードは前記の如く製品で端子
間特性ができるだけ等しいことが要求される。特に順方
向の電圧電流特性と容量について揃っている要求が強
い。これに対し上記従来技術によるPN接合分離方式の３
端子ツィンショットキーダイオードでは第２図の容量等
価回路で示される通り端子間にあらわれる容量が不均衡
となっている。これはＮ形層2bをＰ形基板１より分離し
たときのPN接合容量が接続線10（第１図参照）によって
外部で短絡されていることによる。従来技術では避ける
ことのできない問題点である。
本発明は、PN接合分離方式により互に分離された複数の
同形のモノリシック集積素子において、前記問題点を解
決し、素子間の容量バランスのとれた半導体装置を提供
することを目的とする。
同形のモノリシック集積素子において、前記問題点を解
決し、素子間の容量バランスのとれた半導体装置を提供
することを目的とする。
本発明は、PN接合分離方式にて分離された複数の同形で
電気特性の等しい素子で、かつPN分離接合容量の無視で
きない周波数での使用状況において、PN分離接合容量に
よる素子の外部端子間の容量不均衡を改善するものであ
る。PN接合容量は周知の通り電圧依存性を有するので、
一定値を有する普通のコンデンサを使用しては十分な容
量バランスを得ることは困難である。等しい電圧依存性
を持つ接合容量を不均衡を示す素子の所望端子間に並列
に接続する必要がある。すなわち本発明は、半導体基板
の一主面にモノリシックに集積されるとともにPN接合分
離方式により互いに分離された２つの同形のショットキ
ーダイオードと１つのバランス用PN接合容量とが併設さ
れた３端子ツインショットキーダイオードからなる半導
体装置であって、上記３端子ツインショットキーダイオ
ードにおける第１端子が第１ダイオードのアノード端子
であるとともに上記バランス用PN接合容量に接続され、
第２端子が第２ダイオードのカソード端子であり、そし
て第３端子が第１ダイオードのカソードと第２ダイオー
ドのアノードの共通端子であるとともに半導体基板をマ
ウントしていることを特徴とする半導体装置である。
電気特性の等しい素子で、かつPN分離接合容量の無視で
きない周波数での使用状況において、PN分離接合容量に
よる素子の外部端子間の容量不均衡を改善するものであ
る。PN接合容量は周知の通り電圧依存性を有するので、
一定値を有する普通のコンデンサを使用しては十分な容
量バランスを得ることは困難である。等しい電圧依存性
を持つ接合容量を不均衡を示す素子の所望端子間に並列
に接続する必要がある。すなわち本発明は、半導体基板
の一主面にモノリシックに集積されるとともにPN接合分
離方式により互いに分離された２つの同形のショットキ
ーダイオードと１つのバランス用PN接合容量とが併設さ
れた３端子ツインショットキーダイオードからなる半導
体装置であって、上記３端子ツインショットキーダイオ
ードにおける第１端子が第１ダイオードのアノード端子
であるとともに上記バランス用PN接合容量に接続され、
第２端子が第２ダイオードのカソード端子であり、そし
て第３端子が第１ダイオードのカソードと第２ダイオー
ドのアノードの共通端子であるとともに半導体基板をマ
ウントしていることを特徴とする半導体装置である。
３端子ツィンショットキーダイオードを実施例として以
下本発明について説明する。第３図は本発明による３端
子ツィンショットキーダイオードの断面図、第４図はそ
の容量等価回路図である。第１図および第２図と同符号
のものは同一の部分をあらわす。本発明による３端子ツ
ィンショットキーダイオード（第３図）は従来のもの
（第１図）に容量バランス補正用のＮ形分離層（以下Ｎ
形層という）2cを新たに設けたものである。Ｎ形層2cは
Ｎ形層2aおよび2bと同形で同一工程によりＰ形シリコン
基板１の同一主面に形成されたものである。Ｎ形層2cは
Ｐ形基板１との接合領域にバランス用PN接合容量を形成
する。またＮ形層2cは配線電極６によりショットキー電
極5bと連結されるとともに端子９に接続される。製造工
程は従来のそれとほぼ同一で、前記の電極配線、ワイヤ
ボンディングを行ないTO−236に組込まれる。
下本発明について説明する。第３図は本発明による３端
子ツィンショットキーダイオードの断面図、第４図はそ
の容量等価回路図である。第１図および第２図と同符号
のものは同一の部分をあらわす。本発明による３端子ツ
ィンショットキーダイオード（第３図）は従来のもの
（第１図）に容量バランス補正用のＮ形分離層（以下Ｎ
形層という）2cを新たに設けたものである。Ｎ形層2cは
Ｎ形層2aおよび2bと同形で同一工程によりＰ形シリコン
基板１の同一主面に形成されたものである。Ｎ形層2cは
Ｐ形基板１との接合領域にバランス用PN接合容量を形成
する。またＮ形層2cは配線電極６によりショットキー電
極5bと連結されるとともに端子９に接続される。製造工
程は従来のそれとほぼ同一で、前記の電極配線、ワイヤ
ボンディングを行ないTO−236に組込まれる。
３端子ツィンショットキーダイオードの特性は共通端子
８（使用方法によっては中性端子とも呼ばれる）と２つ
の端子7,9との端子間特性が揃っていることが要求され
る。第４図は容量特性についての３端子間の容量等価回
路図である。CSaおよびCSbはショットキーダイオードＡ
およびＢのショットキー容量（ショットキーダイオード
を非直線抵抗と静電容量との並列等価回路であらわした
ときの静電容量）をそれぞれあらわし、ダイオードA,B
の電気特性がほぼ等しいのでCas＝CSbとなる。CMOSaお
よびCMOSbはそれぞれシリコン酸化膜を誘電体とする配
線電極と基板とのいわゆるMOS容量の合成等価容量で、
配線電極の形状をほぼ等しくすればCMOSa＝CMOSbとする
ことは可能である。Ｎ形層2bとＰ形基板１との間に形成
される接合容量は、接続線10がＮ形層2bの配線電極６と
端子８とを短絡しているため容量等価回路には無視でき
る。CpNaはＮ形層2aをＰ形基板１と分離したときのPN接
合容量であり、CpNcはＮ形層2cをＰ形基板１と分離した
ときのバランス用PN接合容量である。Ｎ形層2aとＮ形層
2cとは同一のＰ形基板１上に同形、同一拡散工程で形成
されるので、バイアスの加わらない場合には当然CPNa＝
CPNcとなる。３端子ツインダイオードに順方向バイアス
が加わると、Ｎ形層2aとＰ形基板の間（CPNa）には順方
向バイアスが印加され、Ｎ形層2cとＰ形基板の間
（CPNc）には逆方向バイアスが印加されて、CPNaとCPNc
とは一致せずその間に差が生じるけれども、バランスド
ミキサー回路におけるバイアスはせいぜい0.4V以下であ
るのでその差は極めて小さい。PN接合容量は、例えば、
全体容量0.8pF（ショットキー容量0.5pF、MOS容量など
0.1pF）のもののう0.2pFの大きさを占めるから、0.4V以
下のバイアスによるPN接合容量の変動は相対的にみて小
さいのである。したがって端子７と共通端子８との間の
合成容量C78は（CSa＋CMOSa＋CPNa）となり、端子９と
共通端子８との間の合成容量C98は、（CSb＋CMOSb＋C
PNc）となり、バランス用接合容量CPNcを設けない場合
と比較すればC78とC98の一致性は格段に改善される。
８（使用方法によっては中性端子とも呼ばれる）と２つ
の端子7,9との端子間特性が揃っていることが要求され
る。第４図は容量特性についての３端子間の容量等価回
路図である。CSaおよびCSbはショットキーダイオードＡ
およびＢのショットキー容量（ショットキーダイオード
を非直線抵抗と静電容量との並列等価回路であらわした
ときの静電容量）をそれぞれあらわし、ダイオードA,B
の電気特性がほぼ等しいのでCas＝CSbとなる。CMOSaお
よびCMOSbはそれぞれシリコン酸化膜を誘電体とする配
線電極と基板とのいわゆるMOS容量の合成等価容量で、
配線電極の形状をほぼ等しくすればCMOSa＝CMOSbとする
ことは可能である。Ｎ形層2bとＰ形基板１との間に形成
される接合容量は、接続線10がＮ形層2bの配線電極６と
端子８とを短絡しているため容量等価回路には無視でき
る。CpNaはＮ形層2aをＰ形基板１と分離したときのPN接
合容量であり、CpNcはＮ形層2cをＰ形基板１と分離した
ときのバランス用PN接合容量である。Ｎ形層2aとＮ形層
2cとは同一のＰ形基板１上に同形、同一拡散工程で形成
されるので、バイアスの加わらない場合には当然CPNa＝
CPNcとなる。３端子ツインダイオードに順方向バイアス
が加わると、Ｎ形層2aとＰ形基板の間（CPNa）には順方
向バイアスが印加され、Ｎ形層2cとＰ形基板の間
（CPNc）には逆方向バイアスが印加されて、CPNaとCPNc
とは一致せずその間に差が生じるけれども、バランスド
ミキサー回路におけるバイアスはせいぜい0.4V以下であ
るのでその差は極めて小さい。PN接合容量は、例えば、
全体容量0.8pF（ショットキー容量0.5pF、MOS容量など
0.1pF）のもののう0.2pFの大きさを占めるから、0.4V以
下のバイアスによるPN接合容量の変動は相対的にみて小
さいのである。したがって端子７と共通端子８との間の
合成容量C78は（CSa＋CMOSa＋CPNa）となり、端子９と
共通端子８との間の合成容量C98は、（CSb＋CMOSb＋C
PNc）となり、バランス用接合容量CPNcを設けない場合
と比較すればC78とC98の一致性は格段に改善される。
なおバランス用PN接合容量CpNcの値は本実施例のごとく
CpNaに等しくする場合に限定されない。例えば配線電極
構造の不同によってCMOSaとCMOSbと相異する場合には、
バランス用PN接合面積を調整してCpNcの値が（CpNa＋C
MOSa−CMOSb）とすることもできる。
CpNaに等しくする場合に限定されない。例えば配線電極
構造の不同によってCMOSaとCMOSbと相異する場合には、
バランス用PN接合面積を調整してCpNcの値が（CpNa＋C
MOSa−CMOSb）とすることもできる。
周知のとおり集積回路において同一基板上に近接して同
一工程にて形成される半導体素子の電気的特性は、温度
変化があっても互にほぼ等しいという特徴がある。この
特徴に加えて、素子間の容量バランスのとれた構造とす
る本発明を適用すれば極めて高品質の半導体装置が得ら
れる。実施例にあげた本発明による３端子ツィンショッ
トキーダイオードにおいては製品の端子間の容量C78とC
98との差は無視できるほど小さく、２つのショットキー
ダイオードの特性の均一性と相まって、これをバランス
ドミキサー回路に使用した結果、局部発振電圧の漏れは
十分低減され、混合効率の良い、高品質のミキサー回路
特性が得られた。
一工程にて形成される半導体素子の電気的特性は、温度
変化があっても互にほぼ等しいという特徴がある。この
特徴に加えて、素子間の容量バランスのとれた構造とす
る本発明を適用すれば極めて高品質の半導体装置が得ら
れる。実施例にあげた本発明による３端子ツィンショッ
トキーダイオードにおいては製品の端子間の容量C78とC
98との差は無視できるほど小さく、２つのショットキー
ダイオードの特性の均一性と相まって、これをバランス
ドミキサー回路に使用した結果、局部発振電圧の漏れは
十分低減され、混合効率の良い、高品質のミキサー回路
特性が得られた。
第１図および第２図は従来技術を説明するための３端子
ツィンショットキーダイオードのそれぞれ断面図および
その端子間容量等価回路図、第３図および第４図は本発
明による３端子ツィンショットキーダイオードのそれぞ
れ断面図およびその端子間容量等価回路図である。 １……Ｐ形シリコン基板、2a,2b……Ｎ形分離層（Ｎ形
層という）、2c……容量バランス補正用Ｎ形分離層（Ｎ
形層という）、４……絶縁膜、5a,5b……ショットキー
電極、６……配線電極、7,8,9……端子（TO−236のフレ
ームを兼ねる）、A,B……ショットキーダイオード、
Csa,Csbショットキー容量、CpNa……PN分離の接合容
量、CpNc……バランス用PN接合容量。
ツィンショットキーダイオードのそれぞれ断面図および
その端子間容量等価回路図、第３図および第４図は本発
明による３端子ツィンショットキーダイオードのそれぞ
れ断面図およびその端子間容量等価回路図である。 １……Ｐ形シリコン基板、2a,2b……Ｎ形分離層（Ｎ形
層という）、2c……容量バランス補正用Ｎ形分離層（Ｎ
形層という）、４……絶縁膜、5a,5b……ショットキー
電極、６……配線電極、7,8,9……端子（TO−236のフレ
ームを兼ねる）、A,B……ショットキーダイオード、
Csa,Csbショットキー容量、CpNa……PN分離の接合容
量、CpNc……バランス用PN接合容量。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8222 27/06 29/872 7514−4Ｍ Ｈ０１Ｌ 27/06 １０１ Ｄ 8826−4Ｍ 29/48 Ｆ
Claims (1)
- 【請求項１】半導体基板の一主面にモノリシックに集積
されるとともにPN接合分離方式により互いに分離された
２つの同形のショットキーダイオードと１つのバランス
用PN接合容量とが併設された３端子ツインショットキー
ダイオードからなる半導体装置であって、上記３端子ツ
インショットキーダイオードにおける第１端子が第１ダ
イオードのアノード端子であるとともに上記バランス用
PN接合容量に接続され、第２端子が第２ダイオードのカ
ソード端子であり、そして第３端子が第１ダイオードの
カソードと第２ダイオードのアノードの共通端子である
とともに半導体基板をマウントしていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058447A JPH0783090B2 (ja) | 1984-03-28 | 1984-03-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058447A JPH0783090B2 (ja) | 1984-03-28 | 1984-03-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60202960A JPS60202960A (ja) | 1985-10-14 |
| JPH0783090B2 true JPH0783090B2 (ja) | 1995-09-06 |
Family
ID=13084660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59058447A Expired - Lifetime JPH0783090B2 (ja) | 1984-03-28 | 1984-03-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783090B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666457B2 (ja) * | 1985-03-19 | 1994-08-24 | 三洋電機株式会社 | 半導体装置 |
-
1984
- 1984-03-28 JP JP59058447A patent/JPH0783090B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60202960A (ja) | 1985-10-14 |
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