JPS60202960A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60202960A JPS60202960A JP59058447A JP5844784A JPS60202960A JP S60202960 A JPS60202960 A JP S60202960A JP 59058447 A JP59058447 A JP 59058447A JP 5844784 A JP5844784 A JP 5844784A JP S60202960 A JPS60202960 A JP S60202960A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
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- Element Separation (AREA)
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- Bipolar Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＰＮ接合分離技術により互に分離されたモノ
リシック集積素子で素子間特性が等しいことを要求され
る半導体装置に藺するもので、特に外囲器ＴＯ−２３６
（ＪＥＤＥＣ形名）の３端子ツインシヨツトキーダイオ
ードの端子間容量バランスの補正に使用される。
リシック集積素子で素子間特性が等しいことを要求され
る半導体装置に藺するもので、特に外囲器ＴＯ−２３６
（ＪＥＤＥＣ形名）の３端子ツインシヨツトキーダイオ
ードの端子間容量バランスの補正に使用される。
一般に電子回路では例えば差動増幅回路やプッシュプル
電力増幅回路などのように特性の揃った半導体素子を適
当に組合せて高品質の機能素子を得ることが多い。バラ
ンスドミキサー回路等に特に用いられる３端子シヨツト
キーダイオードもこの種の装置で、同一半導体基板に同
時に形成される２つの電気特性のほぼ等しいショットキ
ーダイオードを組合せた高品質の半導体装置である。
電力増幅回路などのように特性の揃った半導体素子を適
当に組合せて高品質の機能素子を得ることが多い。バラ
ンスドミキサー回路等に特に用いられる３端子シヨツト
キーダイオードもこの種の装置で、同一半導体基板に同
時に形成される２つの電気特性のほぼ等しいショットキ
ーダイオードを組合せた高品質の半導体装置である。
以下ＰＮ接合分離技術による３端子ツインシヨツトキー
ダイオードを例として背景技術について説明する。
ダイオードを例として背景技術について説明する。
第１図は従来のＴｏ−２３６に組み込まれた３端子ツイ
ンシヨツトキーダイオードの断面図である。
ンシヨツトキーダイオードの断面図である。
１はＰ形シリコン基板、２ａおよび２ｂはＮ形分離層（
以下Ｎ形層という）で互に同形である。４は絶縁膜Ｓｉ
Ｏ，ｚ膜）、５ａおよび５ｂはショットキー電極で互に
同形である。６は配線電極、６′は接続線、ｔ、ｅ７．
８．９／／１ＴＯ−２３６（ＪＥＤＥＣＫ！り標準化さ
れているトランジスタ外形名）のフレームの一部で、そ
れぞれ外部接続端子を兼ねている。端子８には上記シリ
コン基板１がマウントされる。ショットキー電極５ａと
Ｎ形層２ａとによりショットキーダイオードＡ、ｔたシ
ョットキー電極５、ｂとＮ形層２ｂとによりショ゛、ｙ
）キーダイオードＢがそれぞれ形成される。ダイオード
Ａ、Ｂは同形であり、同じ工程を経て同時に形成される
ため、その特性はほぼ等しいものとなる。ショットキー
ダイオードＡの電極５ａとショットキーダイオードＢの
Ｎ形層２ｂとは配線電極６により接続され、その中点は
接続線１０により端子８に連結されている。
以下Ｎ形層という）で互に同形である。４は絶縁膜Ｓｉ
Ｏ，ｚ膜）、５ａおよび５ｂはショットキー電極で互に
同形である。６は配線電極、６′は接続線、ｔ、ｅ７．
８．９／／１ＴＯ−２３６（ＪＥＤＥＣＫ！り標準化さ
れているトランジスタ外形名）のフレームの一部で、そ
れぞれ外部接続端子を兼ねている。端子８には上記シリ
コン基板１がマウントされる。ショットキー電極５ａと
Ｎ形層２ａとによりショットキーダイオードＡ、ｔたシ
ョットキー電極５、ｂとＮ形層２ｂとによりショ゛、ｙ
）キーダイオードＢがそれぞれ形成される。ダイオード
Ａ、Ｂは同形であり、同じ工程を経て同時に形成される
ため、その特性はほぼ等しいものとなる。ショットキー
ダイオードＡの電極５ａとショットキーダイオードＢの
Ｎ形層２ｂとは配線電極６により接続され、その中点は
接続線１０により端子８に連結されている。
また端子７と端子９とはそれぞれ配線電極６を介してＮ
形層２ａと電極５ｂに接続されている。Ｎ形層２ａおよ
びＺｂ ＩｉＰ形基板基板１間にＰＮ接合を形成し、動
作時には接合空乏層によって互に分離される。以上の構
成の３端子ツインシヨツトキーダイオードの３つの端子
７，８．９より素子側をみた電気容量に着目した容量等
価回路を第２図に示す。（’ｓａおよび（’ｓｂはそれ
ぞれショットキーダイオードＡおよびＢのショットキー
容量１、ＣｐＮａはＮ形層２ａをＰ形基板１より分離し
たときのＰＮ接合容量、ＣＭｏ５ａおよび（、Ｍｏ５ｂ
は絶縁膜をシリコン酸化膜としたときの配線電極と基板
との間に形成されるいわゆるＭＯ８容量である。
形層２ａと電極５ｂに接続されている。Ｎ形層２ａおよ
びＺｂ ＩｉＰ形基板基板１間にＰＮ接合を形成し、動
作時には接合空乏層によって互に分離される。以上の構
成の３端子ツインシヨツトキーダイオードの３つの端子
７，８．９より素子側をみた電気容量に着目した容量等
価回路を第２図に示す。（’ｓａおよび（’ｓｂはそれ
ぞれショットキーダイオードＡおよびＢのショットキー
容量１、ＣｐＮａはＮ形層２ａをＰ形基板１より分離し
たときのＰＮ接合容量、ＣＭｏ５ａおよび（、Ｍｏ５ｂ
は絶縁膜をシリコン酸化膜としたときの配線電極と基板
との間に形成されるいわゆるＭＯ８容量である。
バランスド・ミキサー回路等に特に用いられるツインタ
イプのショットキーダイオードは前記の如く製品で端子
間特性ができるだけ等しいことが要求される。４！に順
方向の電圧電流特性と容量について揃っている要求が強
い。これに対し上記従来技術によるＰＮ接合分離方式の
３端子ツインシヨツトキーダイオードでは第２図の容量
等価回路で示される通り端子間にあられれる容量が不均
衡となっている。これはＮ形層ＺｂｔＰ形基板１より分
離したときのＰＮ接合容量が接続線１０（第１図参照）
によって外部で短絡されていることによム従来技術では
避けることのできない問題点である。
イプのショットキーダイオードは前記の如く製品で端子
間特性ができるだけ等しいことが要求される。４！に順
方向の電圧電流特性と容量について揃っている要求が強
い。これに対し上記従来技術によるＰＮ接合分離方式の
３端子ツインシヨツトキーダイオードでは第２図の容量
等価回路で示される通り端子間にあられれる容量が不均
衡となっている。これはＮ形層ＺｂｔＰ形基板１より分
離したときのＰＮ接合容量が接続線１０（第１図参照）
によって外部で短絡されていることによム従来技術では
避けることのできない問題点である。
本発明は、ＰＮ接合分離方式により互に分離された複数
の同形のモノリシック集積素子において、前記問題点を
解決し、素子間の容量バランスのとれた半導体装置を提
供することを目的とする。
の同形のモノリシック集積素子において、前記問題点を
解決し、素子間の容量バランスのとれた半導体装置を提
供することを目的とする。
本発明は、ＰＮ接合分離方式にて分離された複数の同形
で電気特性の等しい素子で、がっＰＮ分離接合容量の無
視できない周波数での使用状況において、ＰＮ分離接合
容量による素子の外部端子間の容量不均衡を改善するも
のである。ＰＮ接合容量は周知の通！ｌ）電圧依存性を
有するので、一定値を有する普通のコンデンサを使用し
ては十分な容量バランスを得ることは困難である。等し
い電圧依存性を持つ接合容量を不均衡を示す素子の所望
端子間に並列に接続する必要がある。すなわち本発明は
半導体基板の一生面に、ＰＮ分離方式により互に分離さ
れた複数の同形のモノリシック集積素子と少なくとも１
つのバランス用ＰＮ接合容量とを並設することを特徴と
する半導体装置である。
で電気特性の等しい素子で、がっＰＮ分離接合容量の無
視できない周波数での使用状況において、ＰＮ分離接合
容量による素子の外部端子間の容量不均衡を改善するも
のである。ＰＮ接合容量は周知の通！ｌ）電圧依存性を
有するので、一定値を有する普通のコンデンサを使用し
ては十分な容量バランスを得ることは困難である。等し
い電圧依存性を持つ接合容量を不均衡を示す素子の所望
端子間に並列に接続する必要がある。すなわち本発明は
半導体基板の一生面に、ＰＮ分離方式により互に分離さ
れた複数の同形のモノリシック集積素子と少なくとも１
つのバランス用ＰＮ接合容量とを並設することを特徴と
する半導体装置である。
また本発明は、例えば特性の等しい４つのダイオードよ
りなるいわゆるブリッジ回路或は互に特性の等しい半導
体素子を数組対称に配置してなる演算増幅回路等でＰＮ
分離接合容量にエリ素子間の容量不均衡の是正にも適用
可能である。また前記の３端子ツインシヨツトキーダイ
オードは電子機器の回路構成の要請により同一半導体基
板上に２組塔載されることもある。しかし本発明の基本
単位構成の具体例であり、好ましい実施態様は、２つの
同形のモノリシック集積ショットキーダイオードと１つ
のバランス用ＰＮ接合容量とを並設し、３端子ツインシ
ヨツトキーダイオードを形成する特許請求の範囲第１項
記載の半導体装置である。
りなるいわゆるブリッジ回路或は互に特性の等しい半導
体素子を数組対称に配置してなる演算増幅回路等でＰＮ
分離接合容量にエリ素子間の容量不均衡の是正にも適用
可能である。また前記の３端子ツインシヨツトキーダイ
オードは電子機器の回路構成の要請により同一半導体基
板上に２組塔載されることもある。しかし本発明の基本
単位構成の具体例であり、好ましい実施態様は、２つの
同形のモノリシック集積ショットキーダイオードと１つ
のバランス用ＰＮ接合容量とを並設し、３端子ツインシ
ヨツトキーダイオードを形成する特許請求の範囲第１項
記載の半導体装置である。
〔発明の実施例〕
３端子ツインシヨツトキーダイオードを実施例として以
下本発明について説明する。第３図は本発明による３端
子ツインシヨツトキーダイオードの断面図、第４図はそ
の容量等価回路図である。
下本発明について説明する。第３図は本発明による３端
子ツインシヨツトキーダイオードの断面図、第４図はそ
の容量等価回路図である。
第１図および第２図と同符号のものは同一の部分をあら
れす。本発明による３端子ツインシヨツトキーダイオー
ド（第６図）は従来のもの（第１図に容量バランス補正
用のＮ形分離層（以下Ｎ形層という）２ｃを新たに設け
たものぞある。Ｎ形層２ｃはＮ′形層２ａおよび２ｂと
同形で同一工程によりＰ形シリコン基板１の同一主面に
形成されたものである。Ｎ形層２ｃはＰ形基板１との接
合領域にバランス用ＰＮ接合容量を形成する。まｆｃＮ
形層２Ｃは配線電極６によりショットキー電極５ｂと連
結されるとともに端子９に接続される。製造工程は従来
のそれと１１ぼ同一で、゛前記の電極配線、ワイヤボン
ディングを行ないＴＯ−２３６に組込まれる。
れす。本発明による３端子ツインシヨツトキーダイオー
ド（第６図）は従来のもの（第１図に容量バランス補正
用のＮ形分離層（以下Ｎ形層という）２ｃを新たに設け
たものぞある。Ｎ形層２ｃはＮ′形層２ａおよび２ｂと
同形で同一工程によりＰ形シリコン基板１の同一主面に
形成されたものである。Ｎ形層２ｃはＰ形基板１との接
合領域にバランス用ＰＮ接合容量を形成する。まｆｃＮ
形層２Ｃは配線電極６によりショットキー電極５ｂと連
結されるとともに端子９に接続される。製造工程は従来
のそれと１１ぼ同一で、゛前記の電極配線、ワイヤボン
ディングを行ないＴＯ−２３６に組込まれる。
３端子ツインシヨツトキーダイオードの特性は共通端子
８（使用方法によっては中性端子とも呼ばれる）と２つ
の端子７．９との端子間特性が揃っていることが要求さ
れる。第４図は容量特性についての３端子間の容量等価
回路図である。Ｃ８ａおよびＣａｂはショットキーダイ
オードＡおよびＢのショットキー容量（ショットキーダ
イオードを非直線抵抗と静電容量との並列等価回路であ
られしたときの静電容量）ｆｔそれぞれあられし、ダ）
イオードＡ、Ｂの電気特性がほぼ等しいのでＣａ５＝
Ｃｓｂとなる。（’Ｍｏ５ａおよび（：Ｍｏ５ｂはそ
れぞれシリコン酸化膜を誘電体とする配線電極と基板と
のいわゆるＭＯ８容量の合成等価容量で、配線電極の形
状をほぼ等しくすればＣＭｏ５ａ ＝ＣＭｏ５ｂ とす
ることは可能である。Ｎ形層２ｂとＰ形基板１との間に
形成される接合容量は、接続線１０がＮ形層２ｂの配線
電極６と端子８とを短絡しているため容量等価回路には
無視できる。ＣｐＮａはＮ形層２ａをＰ形基板１と分離
したときのＰＮ接合容量であり、ＣｐＮｃはＮ形層２ｃ
ｔ−Ｐ形基板１と分離したときのバランス用ＰＮ接合
容量である。Ｎ形層２ａとＮ形層２Ｃとは同一のＰ形基
板１上に同形、同一拡散工程にて形成されるので、Ｃｐ
Ｎａ＝（：： ｐＮＣとなるｇしたがって端子７と共通
端子８との間の合成容量Ｃ７Ｂは（Ｃｓａ十ＣＭｏ５ａ
＋ＣｐＮａ ）となり、端子９と共通端子８との間の合
成容量０９ｇは（（：ｓｂ＋ＣＭｏ５ｂ ＋ＣｐＮＣ）
となり、Ｃ７８二０９８となる。
８（使用方法によっては中性端子とも呼ばれる）と２つ
の端子７．９との端子間特性が揃っていることが要求さ
れる。第４図は容量特性についての３端子間の容量等価
回路図である。Ｃ８ａおよびＣａｂはショットキーダイ
オードＡおよびＢのショットキー容量（ショットキーダ
イオードを非直線抵抗と静電容量との並列等価回路であ
られしたときの静電容量）ｆｔそれぞれあられし、ダ）
イオードＡ、Ｂの電気特性がほぼ等しいのでＣａ５＝
Ｃｓｂとなる。（’Ｍｏ５ａおよび（：Ｍｏ５ｂはそ
れぞれシリコン酸化膜を誘電体とする配線電極と基板と
のいわゆるＭＯ８容量の合成等価容量で、配線電極の形
状をほぼ等しくすればＣＭｏ５ａ ＝ＣＭｏ５ｂ とす
ることは可能である。Ｎ形層２ｂとＰ形基板１との間に
形成される接合容量は、接続線１０がＮ形層２ｂの配線
電極６と端子８とを短絡しているため容量等価回路には
無視できる。ＣｐＮａはＮ形層２ａをＰ形基板１と分離
したときのＰＮ接合容量であり、ＣｐＮｃはＮ形層２ｃ
ｔ−Ｐ形基板１と分離したときのバランス用ＰＮ接合
容量である。Ｎ形層２ａとＮ形層２Ｃとは同一のＰ形基
板１上に同形、同一拡散工程にて形成されるので、Ｃｐ
Ｎａ＝（：： ｐＮＣとなるｇしたがって端子７と共通
端子８との間の合成容量Ｃ７Ｂは（Ｃｓａ十ＣＭｏ５ａ
＋ＣｐＮａ ）となり、端子９と共通端子８との間の合
成容量０９ｇは（（：ｓｂ＋ＣＭｏ５ｂ ＋ＣｐＮＣ）
となり、Ｃ７８二０９８となる。
なおバランス用ＰＮ接合容量ＣｐＮｃの値は本実施例の
とと＜ｃｐＮａに等しくする場合に限定されない。例え
ば配線電極構造の不同によってＣＭｏａａと（：Ｍｏ５
ｂと相異する場合には、バランス用ＰＮ接合面積を調整
して（’ ｐＮｃの値が（ＣＰＮａ 十ＣＭｏｓａ−Ｃ
Ｍｏｓｂ）とすることもできる。
とと＜ｃｐＮａに等しくする場合に限定されない。例え
ば配線電極構造の不同によってＣＭｏａａと（：Ｍｏ５
ｂと相異する場合には、バランス用ＰＮ接合面積を調整
して（’ ｐＮｃの値が（ＣＰＮａ 十ＣＭｏｓａ−Ｃ
Ｍｏｓｂ）とすることもできる。
周知のとおり集積回路において同一基板上に近接して同
一工程にて形成される半導体素子の電気的特性は、温度
変化があっても互にほぼ等しいという特徴がある。この
特徴に加えて、素子間の容量バランスのとれた構造とす
る本発明を適用すれば極めて高品質の半導体装置が得ら
れる。実施例にあげた本発明による３端子ツインシヨツ
トキーダイオードにおいては製品の端子間の容量０７ｇ
とＣ９８との差は無視できるほど小さく、２つのショッ
トキーダイオードの特性の均一性と相まって、これをバ
ランスドミキサー回路に使用した結果、局部発振電圧の
漏れは十分低減され、混合効率の良い、高品質のミキサ
ー回路特性が得られた。
一工程にて形成される半導体素子の電気的特性は、温度
変化があっても互にほぼ等しいという特徴がある。この
特徴に加えて、素子間の容量バランスのとれた構造とす
る本発明を適用すれば極めて高品質の半導体装置が得ら
れる。実施例にあげた本発明による３端子ツインシヨツ
トキーダイオードにおいては製品の端子間の容量０７ｇ
とＣ９８との差は無視できるほど小さく、２つのショッ
トキーダイオードの特性の均一性と相まって、これをバ
ランスドミキサー回路に使用した結果、局部発振電圧の
漏れは十分低減され、混合効率の良い、高品質のミキサ
ー回路特性が得られた。
第１図および第２図は従来技術を説明するための３端子
ツインシヨツトキーダイオードのそれぞれ断面図および
その端子間容量等価回路図、第６図および第４図は本発
明にょる３端子ツインシヨツトキーダイオードのそれぞ
れ断面図およびその端子間容量等価回路図である。 １・・・Ｐ形シリコン基板、２ａ 、 ２ｂ・・・Ｎ形
分離層（Ｎ形層という）、２ｃ・・・容量バランス補正
用Ｎ形分離層（Ｎ形層という）、４・・・絶縁膜、５ａ
、５ｂ・・・ショットキー電極、６川配線電極、７．８
．９・・・端子（ＴＯ−２３６のフレームを兼ねる）、
Ａ、Ｂ・・・ショットキーダイオード、（’ｓａ、（’
ｓｂショントキー容量、ＣｐＮａ・・・ＰＮ分離の接合
容量、ｃｐＮｃ・・・バランス用ＰＮ接合容量。 第１図 第２図 第３図 第４図
ツインシヨツトキーダイオードのそれぞれ断面図および
その端子間容量等価回路図、第６図および第４図は本発
明にょる３端子ツインシヨツトキーダイオードのそれぞ
れ断面図およびその端子間容量等価回路図である。 １・・・Ｐ形シリコン基板、２ａ 、 ２ｂ・・・Ｎ形
分離層（Ｎ形層という）、２ｃ・・・容量バランス補正
用Ｎ形分離層（Ｎ形層という）、４・・・絶縁膜、５ａ
、５ｂ・・・ショットキー電極、６川配線電極、７．８
．９・・・端子（ＴＯ−２３６のフレームを兼ねる）、
Ａ、Ｂ・・・ショットキーダイオード、（’ｓａ、（’
ｓｂショントキー容量、ＣｐＮａ・・・ＰＮ分離の接合
容量、ｃｐＮｃ・・・バランス用ＰＮ接合容量。 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の一生面に、ＰＮ接合分離方式により互
に分離された複数の同形のモノリシック集積素子と少な
くとも１つのバランス用ＰＮ接合容量とを並設すること
を特徴とする半導体装置。 ２２つの同形のモノリシック集積７ヨツトキーダイオー
ドと１つのバランス用ＰＮ接合容量とを並設し、３端子
ツインシヨツトキーダイオードを形成する特許請求の範
囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058447A JPH0783090B2 (ja) | 1984-03-28 | 1984-03-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058447A JPH0783090B2 (ja) | 1984-03-28 | 1984-03-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60202960A true JPS60202960A (ja) | 1985-10-14 |
| JPH0783090B2 JPH0783090B2 (ja) | 1995-09-06 |
Family
ID=13084660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59058447A Expired - Lifetime JPH0783090B2 (ja) | 1984-03-28 | 1984-03-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783090B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214466A (ja) * | 1985-03-19 | 1986-09-24 | Sanyo Electric Co Ltd | 半導体装置 |
-
1984
- 1984-03-28 JP JP59058447A patent/JPH0783090B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214466A (ja) * | 1985-03-19 | 1986-09-24 | Sanyo Electric Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783090B2 (ja) | 1995-09-06 |
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