JPH0783108B2 - 半導体装置 - Google Patents

半導体装置

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JPH0783108B2
JPH0783108B2 JP61173649A JP17364986A JPH0783108B2 JP H0783108 B2 JPH0783108 B2 JP H0783108B2 JP 61173649 A JP61173649 A JP 61173649A JP 17364986 A JP17364986 A JP 17364986A JP H0783108 B2 JPH0783108 B2 JP H0783108B2
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    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
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    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、トンネル現象を利用した超高速トランジスタ
に関する。特にダブルヘテロ接合にはさまれたホモp+/n
+接合に外部ゲート電界を印加してトンネル電流を誘起
する、三端子トンネルFETに関する。
〔従来の技術〕
従来、室温でピコ秒程度のスイツチング時間を有する素
子として第６図（ａ）に示したp+/n+接合からなるエサ
キダイオードがある。これはよく知られているように
（S.M.Sze,“フイジツクス オブ セミコンダクタ デ
バイス”ジヨン・ウイリ アンド サンズ，ニユーヨー
ク（1981）第513頁（S.M.Sze,“Physics of Semiconduc
tor Devicis" John Wiley＆Sons,NY.（1981）P.513）参
照）、高濃度にドープしたp+/n+接合の空乏層が100Å程
度に薄くなるために、n+層の伝導帯のとp+層の価電子帯
との間でトンネル電子電流が流れることによる。
〔発明が解決しようとする問題点〕
しかし、エサキダイオードは２端子素子であるために実
用的な論理スイツチング素子として応用には限界があり
今日では用いられていない。そこで、このトンネル現象
の高速性をいかして、入力−出力間の電気的アイソレー
シヨンのよい、FET型の三端子素子の開発が望まれてい
る。
本発明は、この点を解決した新しい素子構造を提案する
ことである。
第６図（ｃ）はトンネルダイオードの電圧電流特性の概
念図であり、順バイアスで電流ピークを生じる時の電
圧，電流の値をVp,Ipとし、電流の谷を生じる時の電圧
電流値をVv,Ivとしている。マイクロ波等への応用にお
けるトンネルダイオードの性能指数は、接合容量をCjと
して、Ip/Cjで表わされる。Cjの現象には接合面積を数
μm2以下に狭くする必要があるが、Ip5mAとすると、
電流密度を余り大きくしすぎないようにするにはある程
度の接合面積が必要となる。
〔問題点を解決するための手段〕
本発明のトンネル効果FETトランジスタの概念図を第１
図（ａ）に示した。これは基本的には、半絶縁性基板結
晶１の上に、基板よりもバンドギヤツプが小さく、全体
の厚みが空乏層に幅に等しい程度の、非常にうすいp+/n
+ボモ接合を形成し、これを基板結晶１と、p+/n+接合よ
りもバンドギヤツプの大きいキヤツプ層７とのダブルヘ
テロ接合ではさんだ構造からなる。p+層２、n+層３に対
しては、各々4,5のコンタクト領域を拡散又はイオン注
入等で形成し、それぞれに、ドレイン電極44、ソース電
極55を形成する。また、キヤツプ層７の上には、ゲート
電極６を形成する。
〔作用〕
第１図（ａ）の構造の、ゲート電極下の部分のバンド構
造を、ゲート電圧＝０の熱平衡に対して示したのが第１
図（ｂ）である。ダブルヘテロ接合構造のヘテロ接合界
面には２次元電子ガス層１と２次元正孔ガス層２が誘起
され、これらの電荷と、p+/n+接合の空乏層中のイオン
化ドナー３及びイオン化アクセプタ４の電荷総量がつり
あつて電気的中性条件が保たれている。２次元電子ガス
１は第１図（ａ）のソース電極と、また２次元正孔ガス
２は第１図（ａ）のドレイン電極44と非常に低い直列抵
抗でつながつている。一方、２次元電子と２次元正孔の
間には空乏層のポテンシヤル障壁があつて、ゲート電圧
＝０では、ソースドレイン間電流は非常に低くなつてい
る。この状態で第１図（ａ）に示すように、ドレイン電
極44を基準として、ソース電極55にソースドレインバイ
アスVsd、ゲート電極６にゲートバイアスVgを印加す
る。Vsd,Vgの正，負の色々なくみあわせで各種の電流電
圧特性が得られるが、単純なものはVsd,Vgを同符号とす
るものである。第２図（ａ）には、逆バイアス下で逆方
向トンネル電流が流れる状況を、第２図（ｂ）には、順
方向トンネル電流が流れる状況を示した。逆バイアスで
はゲート電圧を大きくすれば単調に電流はふえゆくが、
順バイアスでは、ゲート電圧を大きくするとエサキダイ
オードと同じ原理によトンネル電流の減少がおこる。こ
れらの電流Idsは、ドレインソース電圧Vsdに対しては余
り大きく依存しない。いずれにせよトンネルの生じる速
さはピコ秒オーダーであるため、素子容量と電流値を最
適化すれば100ピコ秒程度のスイツチング時間を達成で
きる。
〔実施例〕
以下、本発明の内容を実施例に従つて詳細に説明する。
実施例１ 第３図は本実施例の結晶構造を示す。基板１は半絶縁正
GaAsで、分子線エピタキシー（MBE）法又は有機金属熱
分解法により、２のp+−Ge（ｐ１×1018〜1019cm-3,
厚さ〜100Å）、３のn+−Ge（ｎ１×1018〜1019cm-3,
厚さ〜100Å）のp+/n+接合層及び、ヘテロキヤツプ層4:
アンドープGaAs or Al×Ga１−ｘAs（ｘ〜0.5〜0.7）厚
さは500〜2000Åを成長した。
実施例２ 第４図は実施例で、基板１は半絶縁性InPで、２はp+−I
n0.53Ga0.47As、３はn+−In0.53Ga0.47Asで厚さは100Å
前後、ヘテロキヤツプ層４はアンドープのInP又はIn
0.52Al0.48As（厚さは500〜2000Å）である。これらのn
+層へのコンタクトは、Siをイオン注入したのちアニー
ルする方法で２×1018cm-3のコンタクト層を形成した
のち、AnGe,Ni,Anのオーミツク電極を蒸着後アロイして
形成した。アロイ層の深さは、キヤツプ層をつきぬけて
n+層内でとまる深さとした。また、p+層へのコンタクト
はZn拡散を、p+層にとどく深さにまで行なうか、又はBe
をイオ注入することによりコンタクト層を形成したの
ち、Cr−Au又はTi,Pt,Anのオーミツク電極を蒸着して形
成した。素子部以外は、基板までメサエツチして除去し
た。ゲート金属はAl/Ti等を用いた。これらの結晶を用
いて、第１図のFETを試作し、順バイアス及び逆バイア
スでの電流電圧特性を求めたところ、第２図に示したよ
うな特性が求まつた。また、ゲート電圧パルスに対する
スイツチング特性は、数ピコ秒となり、超高速スイツチ
ング素子の可能性を実証できた。ゲート電極下のヘテロ
接合キヤツプ層としては、p/n接合部分との伝導帯不連
続ΔEcが大きいほど、ゲートリーク電流が小さくなり有
利であることがわかつた。また第３図，第４図で2,3のp
+,n+の順序をかえてつくつたものについても同様の特性
を得た。
実施例３ さらに、本発明の第３の実施例として第５図（ａ）に示
したように、HEMTと同様にヘテロ接合のバリヤ層の方に
ドーピングすることより、アンドープ層３の両側に２次
元電子層32と２次元正孔層31を形成し、この間のトンネ
ルをゲート電極44で制御する構造を作成した。この場
合、３の層は高抵抗なので、ゲート電圧０でのソースド
レインのアイソレーシヨンは改善されるが、２次元電子
及び正孔層へのオーミツクコンタクトが第１図の場合よ
りも困難でFETの寄生抵抗は大きくなつた。S,I,InP基板
１の上に、p+−In0.52Al0.48As（１×1018〜1019cm-3,
厚さ500〜1000Å）アンドープIn0.53Al0.47As（厚さ〜2
00Å）n+−In0.52Al0.48Ga（１×1018〜1019cm-3,500〜
2000Å）を成長した結晶で第3,第４図と同様の特性を得
た。
〔発明の効果〕 以上は、p+/n+接合層上に、エピタキシヤル成長したヘ
テロキヤツプ層を用いていたが、これをSiO2,SiNx等の
絶縁物ゲートにおきかえたFETも試作し、同様の高速ス
イツチング特性を得た。これらのトンネルFETでも、第
１図のものは直列抵抗が非常に小さいので、熱雑音が小
さく、高周波低雑音トランジスタとしても良好な特性が
得られた。
【図面の簡単な説明】
第１図は本発明のトンネルFETの構造図、第２図は本発
明のトンネルFETの電流電圧特性と、バンドダイヤグラ
ム図、第３図は本発明の実施例１の結晶構造を示す図、
第４図は本発明の実施例２の結晶構造を示す図、第５図
は本発明の実施例３のトンネルFETの構造図、第６図は
従来のトンネルダイオードの構造図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】半絶縁性基板上に、基板よりもバンドギヤ
    ツプの小さい材料からなるp+/n+接合を形成し、当該p+
    およびn+層全体の厚みを空乏層程度の厚さにした構造と
    し、その上に、前記材料よりもバンドギヤツプの大きい
    半導体又は絶縁体キヤツプ膜を形成した後、p+層,n+層
    にそれぞれオーミツク電極を形成してソース・ドレイン
    電極とし、キヤツプ層上にゲート電極を形成したことを
    特徴とする半導体装置。
  2. 【請求項２】上記基板をGaAs、上記p+/n+接合をGe、上
    記キヤツプ層をAl×Ga１−ｘAsとするか、もしくは上記
    基板をInP、上記p+/n+接合をIn0.53Ga0.47As、上記キヤ
    ツプ層をIn0.52Al0.48Asとしたことを特徴とする特許請
    求の範囲第１項記載の半導体装置。
  3. 【請求項３】上記半導体装置がFET（電界効果型トラン
    ジスタ）であることを特徴とする特許請求の範囲第１も
    しくは第２項記載の半導体装置。
JP61173649A 1986-07-25 1986-07-25 半導体装置 Expired - Lifetime JPH0783108B2 (ja)

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